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基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

FPGA的應(yīng)用領(lǐng)域

連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石.事實(shí)上在電路設(shè)計中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(電路知識)和軟件應(yīng)用能力(開發(fā)工具)這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠(yuǎn)的將來，通用和專用IP的設(shè)計將成為一個熱門行業(yè)!搞電路設(shè)計的前提是必須要具備一定的硬件知識.在這個層面，干重于學(xué)，當(dāng)然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗.

發(fā)表于：9/8/2011

FPGA學(xué)習(xí)及設(shè)計中的注意事項(xiàng)

FPGA的基礎(chǔ)就是數(shù)字電路和HDL語言，想學(xué)好FPGA的人，建議床頭都有一本數(shù)字電路的書，不管是哪個版本的，這個是基礎(chǔ)，多了解也有助于形成硬件設(shè)計的思想。在語言方面，建議初學(xué)者學(xué)習(xí)Verilog語言，VHDL語言語法規(guī)范嚴(yán)格，調(diào)試起來很慢，Verilog語言容易上手，而且，一般大型企業(yè)都是用Verilog語言。

發(fā)表于：9/8/2011

FPGA的基本特點(diǎn)介紹

FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

發(fā)表于：9/8/2011

基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計

設(shè)計8段數(shù)碼管動態(tài)顯示IP核，并給出此核的一個參考驅(qū)動顯示程序。此核根據(jù)設(shè)計需要，可例化1～8個共陽極(或共陰極)數(shù)碼管控制器，成功控制1～8個數(shù)碼管工作，大大提高設(shè)計效率。測試結(jié)果表明，此核工作可靠、穩(wěn)定，可直接應(yīng)用于工程實(shí)踐中。

發(fā)表于：9/7/2011

數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計的FPGA實(shí)現(xiàn)

基于FPGA芯片Stratix II EP2S60F672C4設(shè)計實(shí)現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計模塊。該模塊運(yùn)用了一種環(huán)路延遲估計新方法，易于FPGA實(shí)現(xiàn)。同時，在信號失真的情況下也能給出正確的估計結(jié)果。Modelsim SE 6.5c的時序仿真結(jié)果和SignalTaps II的硬件調(diào)試結(jié)果驗(yàn)證了模塊的有效性。

發(fā)表于：9/7/2011

Altera發(fā)布業(yè)界第一款28nm FPGA開發(fā)套件

Altera公司(NASDAQ:ALTR)今天宣布開始提供第一款帶有28-nm FPGA的開發(fā)套件——Stratix® V GX FPGA信號完整性套件，在推動業(yè)界28-nm FPGA發(fā)展方面樹立了新里程碑。這一全功能套件支持設(shè)計工程師加速高性能系統(tǒng)的設(shè)計和開發(fā)，滿足了業(yè)界對提高帶寬的需求。Stratix V GX FPGA信號完整性開發(fā)套件為用戶提供的平臺能夠測量并評估從600 Mbps到12.5 Gbps的收發(fā)器鏈路性能。

發(fā)表于：9/7/2011

基于FPGA的神經(jīng)振蕩器設(shè)計及優(yōu)化

為神經(jīng)振蕩器提出了一種高效的FPGA實(shí)現(xiàn)方案，介紹了一種改進(jìn)的分布式算法（DA），以便于最大限度地利用FPGA上的查找表（LUT）資源。整個系統(tǒng)在Matlab/Simulink下采用Altera公司的DSP Builder 構(gòu)建。該方法節(jié)約了74%的查找表、75%的寄存器和100%的嵌入式乘法器資源。同時，該方案得到了令人滿意的結(jié)果，實(shí)驗(yàn)結(jié)果同仿真結(jié)果的相關(guān)系數(shù)高達(dá)0.99。

發(fā)表于：9/7/2011

高輸出頻率GPS接收機(jī)FPGA優(yōu)化設(shè)計

為使DSP芯片有充裕的資源和時間用于復(fù)雜的導(dǎo)航計算、輸出高頻率的解算結(jié)果，通過資源優(yōu)化，只采用FPGA邏輯電路實(shí)現(xiàn)了GPS信號的捕獲、跟蹤、幀同步、衛(wèi)星自動搜索、偽距信息生成等基帶處理功能，并整理了電文、歷書、偽距信息、多普勒頻移的格式，以方便傳輸。實(shí)驗(yàn)表明，本方案可行有效，定位頻率可達(dá)100 Hz。

發(fā)表于：9/7/2011

CAN總線控制器IP核代碼分析

include"timescale.v"//synopsystranslate_on`include"can_defines.v"modulecan_top(`ifdefCAN_WISHBONE_IFwb_clk_i,wb_rst_i,wb_dat_i,wb_dat_o,wb_cyc_i,wb_stb_i,wb_we_i,

發(fā)表于：9/7/2011

MathWorks 宣布推出 2011b 版 MATLAB 和 Simulink

MathWorks于9月1日宣布推出 2011b版 (R2011b) MATLAB 和 Simulink 產(chǎn)品系列。此版本新引入了 Simulink Code Inspector，它可以實(shí)現(xiàn) Simulink 模型所生成源代碼之檢查流程的自動化。R2011b 還更新了 82 種其它產(chǎn)品，包括 Polyspace 嵌入式軟件驗(yàn)證產(chǎn)品。　

發(fā)表于：9/6/2011