頭條 英特爾正式宣布出售Altera 51%股份 4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。 最新資訊 Altera演示業(yè)界第一款基于模型的FPGA浮點DSP工具 Altera公司 (NASDAQ: ALTR) 今天演示了使用FPGA的浮點DSP新設(shè)計流程，這是業(yè)界第一款基于模型的浮點設(shè)計工具，支持在FPGA中實現(xiàn)復(fù)數(shù)浮點DSP算法。伯克萊設(shè)計技術(shù)公司 (Berkeley Design Technology, Inc, BDTI) 進行的獨立分析驗證了能夠在Altera 的Stratix®和Arria® FPGA系列中簡單方便的高效實現(xiàn)高性能浮點DSP設(shè)計。 發(fā)表于：9/14/2011 基于SOPC的嵌入式高速串口設(shè)計 高速串口數(shù)據(jù)通信在現(xiàn)代通信系統(tǒng)和控制系統(tǒng)中應(yīng)用日益廣泛，較之傳統(tǒng)的基于RS232傳輸標(biāo)準(zhǔn)，具有更高的可靠性，更強的兼容性，更快的傳輸速率。 發(fā)表于：9/13/2011 基于CPLD及FPGA的VHDL語言電路優(yōu)化設(shè)計 在VHDL語言電路優(yōu)化設(shè)計當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求。 發(fā)表于：9/13/2011 基于FPGA的雷達恒虛警模塊的設(shè)計 恒虛警處理技術(shù)可以使雷達在保持較高發(fā)現(xiàn)概率的同時，降低虛警概率。為了提高機載雷達在雜波與噪聲背景條件下發(fā)現(xiàn)目標(biāo)的能力，針對復(fù)雜統(tǒng)計模型應(yīng)用的局限性，提出了一種基于FPGA的恒虛警模塊的設(shè)計思想，并在軟件平臺環(huán)境下，對設(shè)計方法的可行性進行了仿真驗證。 發(fā)表于：9/13/2011 基于FPGA的SoC驗證平臺實現(xiàn)電路仿真?zhèn)慑e 基于FPGA的SoC驗證平臺實現(xiàn)電路仿真?zhèn)慑e,臺灣工業(yè)技術(shù)研究院提出一種能夠顯著提升客制化FPGA原型板驗證效率的創(chuàng)新方法，自動化現(xiàn)有的電路仿真(in-circuitemulation)偵錯功能，并提供更高的FPGA能見度。這個以FPGA為基礎(chǔ)的SoC驗證平臺對工研院而言是前景看好 發(fā)表于：9/13/2011 基于SOPC的MPEG4視頻播放器 基于SOPC的MPEG4視頻播放器,引言多媒體技術(shù)實用化的關(guān)鍵技術(shù)之一,就是解決視頻、音頻數(shù)字化以后數(shù)據(jù)量大,與數(shù)字存儲媒體、通信網(wǎng)容量小的矛盾,其解決途徑就是壓縮。為了支持低比特率視頻傳輸業(yè)務(wù),MPEG(MovingPictureExpertsGroup)推出 發(fā)表于：9/13/2011 基于FPGA的TMR方法改進策略 基于FPGA的TMR方法改進策略,基于SRAM的FPGA對于空間粒子輻射非常敏感，很容易產(chǎn)生軟故障，所以對基于FPGA的電子系統(tǒng)采取容錯措施以防止此類故障的出現(xiàn)是非常重要的。三模冗余(TMR)方法以其實現(xiàn)的簡單性和效果的可靠性而被廣泛用于對單粒子翻轉(zhuǎn)( 發(fā)表于：9/10/2011 應(yīng)用于除顫器的FPGA解決方案 美高森美公司（MicrosemiCorporation）的非易失性FPGA可廣泛應(yīng)用于醫(yī)療儀器設(shè)備，而這些器件的安全性、高集成度和非易失性存儲的特點，特別適用于自動化體外除顫器（automatedexternaldefibrillator,AED）。 發(fā)表于：9/9/2011 可擴展動態(tài)重配置的新型FPGA平臺設(shè)計 雖然這種技術(shù)潛力無限，但對整個業(yè)界來說，動態(tài)重配置的使用仍然有相當(dāng)大的難度。工程師需要一種清晰明確的設(shè)計方式，既能夠充分地發(fā)揮動態(tài)重配置的優(yōu)勢，又不影響應(yīng)用描述，而且最重要的是，不增加開發(fā)成本。為了將動態(tài)性和高性能結(jié)合起來，我們建議采用基于多線程的執(zhí)行模型對異構(gòu)性進行抽象。開發(fā)人員可以將應(yīng)用當(dāng)作線程集來進行編程，而不必考慮線程是在標(biāo)準(zhǔn)處理器還是專用硬件上執(zhí)行。在這種情況下，動態(tài)重配置的作用是進行線程優(yōu)先調(diào)度(thread preemption)和上下文切換。由法國國家研究署 (French National Research Agency (ANR)) 贊助的 FOSFOR(靈活的可重配置平臺操作系統(tǒng))項目就專門負(fù)責(zé)開發(fā)這種新一代嵌入式、分布式實時操作系統(tǒng)。 發(fā)表于：9/9/2011 Nios II實現(xiàn)二頻機抖陀螺工作電路設(shè)計 Nios II是Altera開發(fā)的嵌入式軟核處理器，采用RISC精簡指令集，具有外設(shè)可定制、可裁剪性等優(yōu)點，可方便嵌入Cvclone及Stratix系列 FPGA。陀螺信號處理系統(tǒng)中需要多種定制化的外設(shè)，而一般處理器無法滿足這種要求，因此NiosⅡ軟核處理器是處理激光陀螺陀螺信號的理想選擇。 發(fā)表于：9/9/2011 ?…348349350351352353354355356357…?
