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開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：為了在提高數(shù)據(jù)采集卡的速度的同時(shí)降低成本，設(shè)計(jì)了一種應(yīng)用流水線存儲(chǔ)技術(shù)的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)應(yīng)用軟件與硬件相結(jié)合的方式來(lái)控制實(shí)現(xiàn)，通過(guò)MAX1308模數(shù)轉(zhuǎn)換器完成ADC的轉(zhuǎn)化過(guò)程，采用多片Nandflash流水線

發(fā)表于：9/17/2011

基于FPGA的電力諧波分析儀的研制

研制了以FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）為主控制器實(shí)現(xiàn)的電力諧波分析儀。配以片外SDRAM和CFI_FLASH、LCD、數(shù)據(jù)采集CT/PT、A/D轉(zhuǎn)換器、串口、按鍵等硬件電路,采用基-2按時(shí)間抽取算法，以NiosII EDS 9.0為軟件平臺(tái)，利用Verilog HDL硬件語(yǔ)言實(shí)現(xiàn)了2 048點(diǎn)16 bits復(fù)數(shù)塊浮點(diǎn)結(jié)構(gòu)的FFT。利用信號(hào)發(fā)生器產(chǎn)生的信號(hào)模擬電網(wǎng)中的電流電壓信號(hào)對(duì)系統(tǒng)進(jìn)行實(shí)驗(yàn)。

發(fā)表于：9/16/2011

基于Avalon總線的圖像解壓縮IP核設(shè)計(jì)

介紹了基于Avalon總線的靜態(tài)圖像壓縮標(biāo)準(zhǔn)JPEG基本模式解碼器軟IP核的設(shè)計(jì)和實(shí)現(xiàn)。IP核采用流水線和模塊化的設(shè)計(jì)方法，分別設(shè)計(jì)各個(gè)模塊完成其獨(dú)立的功能，然后將這些模塊組成一個(gè)頂層模塊，采用Avalon總線接口，利用SOPC Builder工具將IP核集成到系統(tǒng)中。該IP核極大地提高了解碼速度，具有可移植性，可以方便地集成到手機(jī)、數(shù)碼相機(jī)等數(shù)字產(chǎn)品中。

發(fā)表于：9/16/2011

一種基于CPLD的超聲波測(cè)厚系統(tǒng)的設(shè)計(jì)

介紹了超聲波測(cè)犀以及用CPLD來(lái)實(shí)現(xiàn)測(cè)量控制與數(shù)據(jù)處理的原理，并著重介紹了一些具體的處理方法。通過(guò)溫度補(bǔ)償?shù)姆椒▽?duì)傳播速度予以校正，系統(tǒng)能實(shí)時(shí)地測(cè)量數(shù)據(jù)，具有硬件結(jié)構(gòu)簡(jiǎn)單、工作可靠、測(cè)量誤差小等特點(diǎn)。

發(fā)表于：9/16/2011

半導(dǎo)體所硅基集成光學(xué)導(dǎo)向邏輯器件研究取得系列進(jìn)展

光學(xué)導(dǎo)向邏輯器件因其本征的高速和低損耗特性，有望在雷達(dá)、聲納信號(hào)處理等對(duì)計(jì)算速度要求很高的領(lǐng)域獲得應(yīng)用。

發(fā)表于：9/16/2011

TD-LTE系統(tǒng)中數(shù)據(jù)轉(zhuǎn)存技術(shù)的研究及實(shí)現(xiàn)

基于對(duì)TD-LTE系統(tǒng)中數(shù)據(jù)存儲(chǔ)及傳輸技術(shù)的研究及分析，提出了一種下行鏈路處理的系統(tǒng)實(shí)現(xiàn)方案，并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的設(shè)計(jì)及優(yōu)化。該技術(shù)方案應(yīng)用于TD-LTE無(wú)線綜合測(cè)試儀中，完成下行鏈路大容量高速數(shù)據(jù)的接收和發(fā)送，實(shí)現(xiàn)硬件資源共享，其處理速度和數(shù)據(jù)精度滿足TD-LTE測(cè)試要求。

發(fā)表于：9/15/2011

基于Virtex-II Pro的雙核系統(tǒng)構(gòu)建

基于Xilinx的Virtex-II Pro開(kāi)發(fā)板實(shí)現(xiàn)了雙PowerPC405核硬件系統(tǒng)構(gòu)建，支持對(duì)共享存儲(chǔ)器的訪問(wèn)及共享串口輸出。重點(diǎn)給出了系統(tǒng)的構(gòu)建方法及共享資源控制機(jī)制，測(cè)試結(jié)果驗(yàn)證了系統(tǒng)的可行性。

發(fā)表于：9/15/2011

ISA總線實(shí)現(xiàn)多路同步DDS信號(hào)源設(shè)計(jì)

ISA總線實(shí)現(xiàn)多路同步DDS信號(hào)源設(shè)計(jì),直接數(shù)字式頻率合成器以其極高的頻率分辨率、極短的頻率轉(zhuǎn)換時(shí)間、相位精確可調(diào)、設(shè)備結(jié)構(gòu)簡(jiǎn)單、易集成、體積小及成本低等優(yōu)點(diǎn)，在高分辨雷達(dá)系統(tǒng)、寬帶擴(kuò)頻通信系統(tǒng)以及現(xiàn)代測(cè)控系統(tǒng)中得到廣泛的應(yīng)用。為了便于信息

發(fā)表于：9/15/2011

基于FPGA和DDS的信號(hào)源設(shè)計(jì)

隨著高速可編程邏輯器件FPGA的發(fā)展，電子工程師可根據(jù)實(shí)際需求，在單一FPGA上開(kāi)發(fā)出性能優(yōu)良的具有任意波形的DDS系統(tǒng)，極大限度地簡(jiǎn)化設(shè)計(jì)過(guò)程并提高效率。本文在討論DDS的基礎(chǔ)上，介紹利用FPGA設(shè)計(jì)的基于DDS的信號(hào)發(fā)生器。

發(fā)表于：9/15/2011

SMT電子產(chǎn)品進(jìn)行PCB設(shè)計(jì)之總體目標(biāo)和結(jié)構(gòu)

1.首先確定電子產(chǎn)品功能、性能指標(biāo)、成本以及整機(jī)的外形尺寸的總體目標(biāo)新產(chǎn)品開(kāi)發(fā)設(shè)計(jì)時(shí)，首先要給產(chǎn)品的性能、質(zhì)量和成本進(jìn)行定位。—般情況下，任何產(chǎn)品設(shè)計(jì)都需要在性能、可制造性及成本之間進(jìn)行權(quán)衡和

發(fā)表于：9/15/2011