頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計 摘要：為了在提高數(shù)據(jù)采集卡的速度的同時降低成本，設(shè)計了一種應(yīng)用流水線存儲技術(shù)的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)應(yīng)用軟件與硬件相結(jié)合的方式來控制實現(xiàn)，通過MAX1308模數(shù)轉(zhuǎn)換器完成ADC的轉(zhuǎn)化過程，采用多片Nandflash流水線 發(fā)表于：9/17/2011 基于FPGA的電力諧波分析儀的研制 研制了以FPGA（現(xiàn)場可編程門陣列）為主控制器實現(xiàn)的電力諧波分析儀。配以片外SDRAM和CFI_FLASH、LCD、數(shù)據(jù)采集CT/PT、A/D轉(zhuǎn)換器、串口、按鍵等硬件電路,采用基-2按時間抽取算法，以NiosII EDS 9.0為軟件平臺，利用Verilog HDL硬件語言實現(xiàn)了2 048點16 bits復(fù)數(shù)塊浮點結(jié)構(gòu)的FFT。利用信號發(fā)生器產(chǎn)生的信號模擬電網(wǎng)中的電流電壓信號對系統(tǒng)進(jìn)行實驗。 發(fā)表于：9/16/2011 基于Avalon總線的圖像解壓縮IP核設(shè)計 介紹了基于Avalon總線的靜態(tài)圖像壓縮標(biāo)準(zhǔn)JPEG基本模式解碼器軟IP核的設(shè)計和實現(xiàn)。IP核采用流水線和模塊化的設(shè)計方法，分別設(shè)計各個模塊完成其獨(dú)立的功能，然后將這些模塊組成一個頂層模塊，采用Avalon總線接口，利用SOPC Builder工具將IP核集成到系統(tǒng)中。該IP核極大地提高了解碼速度，具有可移植性，可以方便地集成到手機(jī)、數(shù)碼相機(jī)等數(shù)字產(chǎn)品中。 發(fā)表于：9/16/2011 一種基于CPLD的超聲波測厚系統(tǒng)的設(shè)計 介紹了超聲波測犀以及用CPLD來實現(xiàn)測量控制與數(shù)據(jù)處理的原理，并著重介紹了一些具體的處理方法。通過溫度補(bǔ)償?shù)姆椒▽鞑ニ俣扔枰孕Ｕ到y(tǒng)能實時地測量數(shù)據(jù)，具有硬件結(jié)構(gòu)簡單、工作可靠、測量誤差小等特點。 發(fā)表于：9/16/2011 半導(dǎo)體所硅基集成光學(xué)導(dǎo)向邏輯器件研究取得系列進(jìn)展 光學(xué)導(dǎo)向邏輯器件因其本征的高速和低損耗特性，有望在雷達(dá)、聲納信號處理等對計算速度要求很高的領(lǐng)域獲得應(yīng)用。 發(fā)表于：9/16/2011 TD-LTE系統(tǒng)中數(shù)據(jù)轉(zhuǎn)存技術(shù)的研究及實現(xiàn) 基于對TD-LTE系統(tǒng)中數(shù)據(jù)存儲及傳輸技術(shù)的研究及分析，提出了一種下行鏈路處理的系統(tǒng)實現(xiàn)方案，并在Virtex-5系列FPGA芯片中完成DDR2 SDRAM控制器的設(shè)計及優(yōu)化。該技術(shù)方案應(yīng)用于TD-LTE無線綜合測試儀中，完成下行鏈路大容量高速數(shù)據(jù)的接收和發(fā)送，實現(xiàn)硬件資源共享，其處理速度和數(shù)據(jù)精度滿足TD-LTE測試要求。 發(fā)表于：9/15/2011 基于Virtex-II Pro的雙核系統(tǒng)構(gòu)建 基于Xilinx的Virtex-II Pro開發(fā)板實現(xiàn)了雙PowerPC405核硬件系統(tǒng)構(gòu)建，支持對共享存儲器的訪問及共享串口輸出。重點給出了系統(tǒng)的構(gòu)建方法及共享資源控制機(jī)制，測試結(jié)果驗證了系統(tǒng)的可行性。 發(fā)表于：9/15/2011 ISA總線實現(xiàn)多路同步DDS信號源設(shè)計 ISA總線實現(xiàn)多路同步DDS信號源設(shè)計,直接數(shù)字式頻率合成器以其極高的頻率分辨率、極短的頻率轉(zhuǎn)換時間、相位精確可調(diào)、設(shè)備結(jié)構(gòu)簡單、易集成、體積小及成本低等優(yōu)點，在高分辨雷達(dá)系統(tǒng)、寬帶擴(kuò)頻通信系統(tǒng)以及現(xiàn)代測控系統(tǒng)中得到廣泛的應(yīng)用。為了便于信息 發(fā)表于：9/15/2011 基于FPGA和DDS的信號源設(shè)計 隨著高速可編程邏輯器件FPGA的發(fā)展，電子工程師可根據(jù)實際需求，在單一FPGA上開發(fā)出性能優(yōu)良的具有任意波形的DDS系統(tǒng)，極大限度地簡化設(shè)計過程并提高效率。本文在討論DDS的基礎(chǔ)上，介紹利用FPGA設(shè)計的基于DDS的信號發(fā)生器。 發(fā)表于：9/15/2011 SMT電子產(chǎn)品進(jìn)行PCB設(shè)計之總體目標(biāo)和結(jié)構(gòu) 1.首先確定電子產(chǎn)品功能、性能指標(biāo)、成本以及整機(jī)的外形尺寸的總體目標(biāo)新產(chǎn)品開發(fā)設(shè)計時，首先要給產(chǎn)品的性能、質(zhì)量和成本進(jìn)行定位。—般情況下，任何產(chǎn)品設(shè)計都需要在性能、可制造性及成本之間進(jìn)行權(quán)衡和 發(fā)表于：9/15/2011 ?…349350351352353354355356357358…?
