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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

基于SOPC的嵌入式高速串口設(shè)計(jì)

高速串口數(shù)據(jù)通信在現(xiàn)代通信系統(tǒng)和控制系統(tǒng)中應(yīng)用日益廣泛，較之傳統(tǒng)的基于RS232傳輸標(biāo)準(zhǔn)，具有更高的可靠性，更強(qiáng)的兼容性，更快的傳輸速率。

發(fā)表于：9/13/2011

基于CPLD及FPGA的VHDL語言電路優(yōu)化設(shè)計(jì)

在VHDL語言電路優(yōu)化設(shè)計(jì)當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實(shí)現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計(jì)系統(tǒng)滿足一定的速度要求。

發(fā)表于：9/13/2011

基于FPGA的雷達(dá)恒虛警模塊的設(shè)計(jì)

恒虛警處理技術(shù)可以使雷達(dá)在保持較高發(fā)現(xiàn)概率的同時(shí)，降低虛警概率。為了提高機(jī)載雷達(dá)在雜波與噪聲背景條件下發(fā)現(xiàn)目標(biāo)的能力，針對(duì)復(fù)雜統(tǒng)計(jì)模型應(yīng)用的局限性，提出了一種基于FPGA的恒虛警模塊的設(shè)計(jì)思想，并在軟件平臺(tái)環(huán)境下，對(duì)設(shè)計(jì)方法的可行性進(jìn)行了仿真驗(yàn)證。

發(fā)表于：9/13/2011

基于FPGA的SoC驗(yàn)證平臺(tái)實(shí)現(xiàn)電路仿真?zhèn)慑e(cuò)

基于FPGA的SoC驗(yàn)證平臺(tái)實(shí)現(xiàn)電路仿真?zhèn)慑e(cuò),臺(tái)灣工業(yè)技術(shù)研究院提出一種能夠顯著提升客制化FPGA原型板驗(yàn)證效率的創(chuàng)新方法，自動(dòng)化現(xiàn)有的電路仿真(in-circuitemulation)偵錯(cuò)功能，并提供更高的FPGA能見度。這個(gè)以FPGA為基礎(chǔ)的SoC驗(yàn)證平臺(tái)對(duì)工研院而言是前景看好

發(fā)表于：9/13/2011

基于SOPC的MPEG4視頻播放器

基于SOPC的MPEG4視頻播放器,引言多媒體技術(shù)實(shí)用化的關(guān)鍵技術(shù)之一,就是解決視頻、音頻數(shù)字化以后數(shù)據(jù)量大,與數(shù)字存儲(chǔ)媒體、通信網(wǎng)容量小的矛盾,其解決途徑就是壓縮。為了支持低比特率視頻傳輸業(yè)務(wù),MPEG(MovingPictureExpertsGroup)推出

發(fā)表于：9/13/2011

基于FPGA的TMR方法改進(jìn)策略

基于FPGA的TMR方法改進(jìn)策略,基于SRAM的FPGA對(duì)于空間粒子輻射非常敏感，很容易產(chǎn)生軟故障，所以對(duì)基于FPGA的電子系統(tǒng)采取容錯(cuò)措施以防止此類故障的出現(xiàn)是非常重要的。三模冗余(TMR)方法以其實(shí)現(xiàn)的簡(jiǎn)單性和效果的可靠性而被廣泛用于對(duì)單粒子翻轉(zhuǎn)(

發(fā)表于：9/10/2011

應(yīng)用于除顫器的FPGA解決方案

美高森美公司（MicrosemiCorporation）的非易失性FPGA可廣泛應(yīng)用于醫(yī)療儀器設(shè)備，而這些器件的安全性、高集成度和非易失性存儲(chǔ)的特點(diǎn)，特別適用于自動(dòng)化體外除顫器（automatedexternaldefibrillator,AED）。

發(fā)表于：9/9/2011

可擴(kuò)展動(dòng)態(tài)重配置的新型FPGA平臺(tái)設(shè)計(jì)

雖然這種技術(shù)潛力無限，但對(duì)整個(gè)業(yè)界來說，動(dòng)態(tài)重配置的使用仍然有相當(dāng)大的難度。工程師需要一種清晰明確的設(shè)計(jì)方式，既能夠充分地發(fā)揮動(dòng)態(tài)重配置的優(yōu)勢(shì)，又不影響應(yīng)用描述，而且最重要的是，不增加開發(fā)成本。為了將動(dòng)態(tài)性和高性能結(jié)合起來，我們建議采用基于多線程的執(zhí)行模型對(duì)異構(gòu)性進(jìn)行抽象。開發(fā)人員可以將應(yīng)用當(dāng)作線程集來進(jìn)行編程，而不必考慮線程是在標(biāo)準(zhǔn)處理器還是專用硬件上執(zhí)行。在這種情況下，動(dòng)態(tài)重配置的作用是進(jìn)行線程優(yōu)先調(diào)度(thread preemption)和上下文切換。由法國(guó)國(guó)家研究署 (French National Research Agency (ANR)) 贊助的 FOSFOR(靈活的可重配置平臺(tái)操作系統(tǒng))項(xiàng)目就專門負(fù)責(zé)開發(fā)這種新一代嵌入式、分布式實(shí)時(shí)操作系統(tǒng)。

發(fā)表于：9/9/2011

Nios II實(shí)現(xiàn)二頻機(jī)抖陀螺工作電路設(shè)計(jì)

Nios II是Altera開發(fā)的嵌入式軟核處理器，采用RISC精簡(jiǎn)指令集，具有外設(shè)可定制、可裁剪性等優(yōu)點(diǎn)，可方便嵌入Cvclone及Stratix系列 FPGA。陀螺信號(hào)處理系統(tǒng)中需要多種定制化的外設(shè)，而一般處理器無法滿足這種要求，因此NiosⅡ軟核處理器是處理激光陀螺陀螺信號(hào)的理想選擇。

發(fā)表于：9/9/2011

基于SoPC的超聲導(dǎo)波激勵(lì)信號(hào)發(fā)生器設(shè)計(jì)

基于SoPC技術(shù)設(shè)計(jì)了一種專門激勵(lì)管道超聲導(dǎo)波的信號(hào)發(fā)生器。重點(diǎn)闡述了導(dǎo)波專用DDS IP核的設(shè)計(jì)方法。發(fā)生器以MicroBlaze軟核處理器為控制核心，單片F(xiàn)PGA輔以必要的少量外圍硬件電路，易于擴(kuò)展升級(jí)。實(shí)驗(yàn)結(jié)果表明,輸出的信號(hào)精度高、噪聲小、穩(wěn)定性好，頻率連續(xù)可調(diào)，可方便地應(yīng)用于管道超聲導(dǎo)波檢測(cè)。

發(fā)表于：9/8/2011