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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領域向實現(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應用高性能軟硬件的解決方案。

基于FPGA的數(shù)據(jù)采集系統(tǒng)設計

摘要：提出一種基于FPGA技術的多路模擬量、數(shù)字量采集與處理系統(tǒng)的設計方案，分析整個系統(tǒng)的結構，并討論FPGA內部硬件資源的劃分和軟件的設計方案等。本設計方案外部電路結構簡單可靠，特別適用于多路檢測系統(tǒng)中，而

發(fā)表于：8/22/2011

DM642和CPLD外部中斷的寄存器式鍵盤設計

摘要：介紹了一種采用DM642和CPLD相配合的擴展鍵盤方法。CPLD管理鍵盤電路中的芯片邏輯，DM642的外部中斷監(jiān)控按鍵的狀態(tài)。簡單闡述了鍵盤的分類，給出系統(tǒng)的硬件電路原理圖，在CCS軟件中調試程序方法。仿真結果表明，

發(fā)表于：8/22/2011

基于FPGA的DDS+DPLL跳頻信號源設計

針對跳頻通信系統(tǒng)有固有噪聲的特點，結合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點，并采用Altera公司的Quartus-Ⅱ_10．1軟件進行設計綜合，提出了一種新型的跳頻信號源。結果表明，該設計中DPLL時鐘可達到120 MHz，性能較高，而僅使用了30個LUT和18個觸發(fā)器，占用資源很少。

發(fā)表于：8/22/2011

基于FPGA的交通燈系統(tǒng)控制設計

為了對交通燈系統(tǒng)進行精確控制，采用FPGA實驗板，在QuartusⅡ軟件環(huán)境下，分別實現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時模塊、交通燈顯示模塊、時間顯示模塊，進行仿真實驗和硬件下載，獲得的測試結果滿足設計要求。由于采用了EDA技術，使數(shù)字系統(tǒng)設計的效率顯著提高。

發(fā)表于：8/22/2011

IBM：新材料比硅快29倍可用于制造光速PC

英國曼徹斯特大學的科學家們正在研究一種只有一個原子厚的碳材料，可用于制造更精確的雷達系統(tǒng)，以及運行速度接近于光速的PC。

發(fā)表于：8/21/2011

基于Δ-Σ技術和FPGA的數(shù)據(jù)采集系統(tǒng)

為了改善傳統(tǒng)數(shù)據(jù)采集系統(tǒng)運算能力差、分辨率低、可靠性低等缺點，結合Δ-Σ技術和FPGA，設計了一種多通道、高分辨率、寬動態(tài)范圍的新型數(shù)據(jù)采集系統(tǒng)。提出了一種由Δ-Σ A/D轉換芯片、高性能FPGA和DSP組成的數(shù)據(jù)采集系統(tǒng)方案及其硬件電路實現(xiàn)方法。系統(tǒng)利用A/D器件對信號進行濾波、放大、差分轉換和模數(shù)轉換，利用FPGA設計內部模塊和時鐘信號進行電路控制及實現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，由高速DSP芯片核心控制，對采樣數(shù)據(jù)進行實時處理。系統(tǒng)能實現(xiàn)24位高分辨率、寬動態(tài)范圍的信號數(shù)據(jù)采集與高速實時處理，可用于電壓、電流、溫度等參量的采集系統(tǒng)中。

發(fā)表于：8/19/2011

基于DSP+CPLD的新型智能監(jiān)測系統(tǒng)設計與開發(fā)

將CPLD/FPGA和DSP技術的結合起來實現(xiàn)DSP器件系統(tǒng)的解決方案，為測控儀器向高層次智能化方向發(fā)展提供了充分的現(xiàn)實可行性。為實現(xiàn)對電力系統(tǒng)大型設備智能在線監(jiān)測，本文以WSM2000 DSP智能電動機保護裝置項目為背景，對一種DSP+CPLD新型的智能儀器結構進行了研究和設計。

發(fā)表于：8/19/2011

基于FPGA-NIOS的多功能留言機設計

設計基于DE2-70平臺，利用Quartus II 9．0、NIOS II9．0 IDE、Modelsim SE 6．2b等設計工具，采用軟硬件協(xié)同設計、自定義指令加速等設計技術，實現(xiàn)了聲音圖像采集播放等功能，并且支持用戶的管理功能。設計針對家庭用戶不僅實現(xiàn)了用戶留言功能，并且具有近乎實時的留言提醒和電子鑰匙等功能，具有實用價值。

發(fā)表于：8/19/2011

基于MCU CPLD變壓器測試系統(tǒng)的設計與實現(xiàn)

本套測試系統(tǒng)用來測試鐵路變壓器的各種要求參數(shù)，包括原邊空載電流、次邊空載電壓、次邊帶載電壓電流，變壓器絕緣電阻、原邊電壓頻率，測量結果精度要求3%，在MCU和CPLD控制基礎上對各種要求測試參數(shù)分別進行自動測試，系統(tǒng)滿足操作簡單可靠，提高效率，減少誤差。本次開發(fā)綜合考慮了MCU和CPLD的相互作用，采用了交流采樣技術，認真考慮VHDL進程并行和CPLD的結構特點，并應用電路簡化的幾種技巧與方法，充分利用CPLD的硬件資源優(yōu)化電路，實現(xiàn)系統(tǒng)對穩(wěn)定性，精確度等方面的要求。

發(fā)表于：8/19/2011

基于Verilog HDL的CMOS圖像敏感器驅動電路

使用Verilog語言設計時序邏輯具有很高的效率。結合CMOS敏感器特性可以方便地開發(fā)出驅動時序電路。但必須對CMOS圖像敏感器的信號分析準確，正確分離那些獨立的信號和共用的信號，用時序邏輯設計驅動信號，用組合邏輯實現(xiàn)不同采集過程時間上的分離。布線延遲是必須考慮的，采用流水線技術可以預測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數(shù)據(jù)的存儲。以上Verilog程序在FLEXl0kl0上布線實現(xiàn)。經(jīng)示波器觀察邏輯正確，CMOS敏感器正常工作。

發(fā)表于：8/19/2011