基于VerilogHDL濾波器的設(shè)計(jì)

VerilogHDL是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言，用于數(shù)字電子系統(tǒng)的設(shè)計(jì)?？捎盟M(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，并進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證，時(shí)序分析，邏輯綜合。小波濾波器的設(shè)計(jì)屬于復(fù)雜算法的電路設(shè)計(jì)，因此利用Veril—ogHDL對(duì)雙正交小波濾波器進(jìn)行建模、仿真，實(shí)現(xiàn)電路的自動(dòng)化設(shè)計(jì)，將是一種較為理想的方法。

發(fā)表于：8/24/2011

基于FPGA的通用異步收發(fā)器設(shè)計(jì)

采用Verilog HDL語(yǔ)言作為硬件功能的描述，運(yùn)用模塊化設(shè)計(jì)方法分別設(shè)計(jì)了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器，并結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的特點(diǎn)，實(shí)現(xiàn)了一個(gè)可移植的UART模塊。該設(shè)計(jì)不僅實(shí)現(xiàn)了串行異步通信的主要功能，而且電路簡(jiǎn)單，工作穩(wěn)定、可靠，可以將其靈活地嵌入到各個(gè)通信系統(tǒng)中。

發(fā)表于：8/23/2011

基于FPGA的遠(yuǎn)距離測(cè)溫器數(shù)控系統(tǒng)設(shè)計(jì)

介紹了遠(yuǎn)距離測(cè)溫器的結(jié)構(gòu)組成和工作原理，設(shè)計(jì)了基于FPGA的遠(yuǎn)距離測(cè)溫器數(shù)控系統(tǒng)的數(shù)據(jù)采集與控制系統(tǒng)，使用Altera公司的Cyclonell系列的FPGA實(shí)現(xiàn)了包括數(shù)據(jù)采集、數(shù)據(jù)通信等控制功能，著重?cái)⑹隽擞布c軟件的實(shí)現(xiàn)方法。該數(shù)控系統(tǒng)具有測(cè)量精度高，低功耗等特點(diǎn)。

發(fā)表于：8/23/2011

基于FPGA的高速串行傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

作為高傳輸速率和低設(shè)計(jì)成本的傳輸技術(shù)，串行傳輸技術(shù)被廣泛應(yīng)用于高速通信領(lǐng)域，并已成為業(yè)界首選。在此基于對(duì)高速串行傳輸系統(tǒng)的分析，對(duì)實(shí)例進(jìn)行了總體設(shè)計(jì)驗(yàn)證，最終達(dá)到高速傳輸?shù)哪康摹?/a>

一種基于音頻解嵌的異步FIFO設(shè)計(jì)及FPGA實(shí)現(xiàn)

介紹了一種針對(duì)音頻解嵌中的音頻幀輸出而采用的特定異步FIFO的設(shè)計(jì)。重點(diǎn)闡述了針對(duì)這一特定情況需要考慮到的FIFO深度及讀寫(xiě)指針復(fù)位控制以及利用讀寫(xiě)地址格雷碼對(duì)FIFO的空、滿標(biāo)志信號(hào)的產(chǎn)生電路進(jìn)行邏輯設(shè)計(jì)，用Verilog HDL硬件描述語(yǔ)言對(duì)電路進(jìn)行RTL級(jí)設(shè)計(jì)，并使用Modelsim進(jìn)行功能仿真，最后通過(guò)FPGA進(jìn)行驗(yàn)證。

發(fā)表于：8/22/2011

硅頻率控制器（SFC）-晶體替代市場(chǎng)的寵兒

晶體的主要組成部分是二氧化硅，俗稱石英。石英具有非凡的機(jī)械和壓電特性，使得從19世紀(jì)40年代中期以來(lái)一直作為基本的時(shí)鐘器件。如今，只要需要時(shí)鐘的地方，工程師首先想到的就是晶體，但是隨著應(yīng)用的不斷深入，晶體的一些固有的缺陷也隨之暴露出來(lái)。如今新技術(shù)不斷涌現(xiàn)，并帶來(lái)很大的變化。

發(fā)表于：8/22/2011

基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

摘要：提出一種基于FPGA技術(shù)的多路模擬量、數(shù)字量采集與處理系統(tǒng)的設(shè)計(jì)方案，分析整個(gè)系統(tǒng)的結(jié)構(gòu)，并討論FPGA內(nèi)部硬件資源的劃分和軟件的設(shè)計(jì)方案等。本設(shè)計(jì)方案外部電路結(jié)構(gòu)簡(jiǎn)單可靠，特別適用于多路檢測(cè)系統(tǒng)中，而

發(fā)表于：8/22/2011

DM642和CPLD外部中斷的寄存器式鍵盤(pán)設(shè)計(jì)

摘要：介紹了一種采用DM642和CPLD相配合的擴(kuò)展鍵盤(pán)方法。CPLD管理鍵盤(pán)電路中的芯片邏輯，DM642的外部中斷監(jiān)控按鍵的狀態(tài)。簡(jiǎn)單闡述了鍵盤(pán)的分類(lèi)，給出系統(tǒng)的硬件電路原理圖，在CCS軟件中調(diào)試程序方法。仿真結(jié)果表明，

發(fā)表于：8/22/2011

基于FPGA的DDS+DPLL跳頻信號(hào)源設(shè)計(jì)

針對(duì)跳頻通信系統(tǒng)有固有噪聲的特點(diǎn)，結(jié)合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點(diǎn)，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設(shè)計(jì)綜合，提出了一種新型的跳頻信號(hào)源。結(jié)果表明，該設(shè)計(jì)中DPLL時(shí)鐘可達(dá)到120 MHz，性能較高，而僅使用了30個(gè)LUT和18個(gè)觸發(fā)器，占用資源很少。

發(fā)表于：8/22/2011

基于FPGA的交通燈系統(tǒng)控制設(shè)計(jì)

為了對(duì)交通燈系統(tǒng)進(jìn)行精確控制，采用FPGA實(shí)驗(yàn)板，在QuartusⅡ軟件環(huán)境下，分別實(shí)現(xiàn)脈沖發(fā)生模塊、狀態(tài)定時(shí)模塊、交通燈顯示模塊、時(shí)間顯示模塊，進(jìn)行仿真實(shí)驗(yàn)和硬件下載，獲得的測(cè)試結(jié)果滿足設(shè)計(jì)要求。由于采用了EDA技術(shù)，使數(shù)字系統(tǒng)設(shè)計(jì)的效率顯著提高。

發(fā)表于：8/22/2011