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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

用FPGA實(shí)現(xiàn)汽車視頻和圖形控制

LCD顯示器真是無處不在，在家庭、超市、體育館以及汽車內(nèi)你都可以見到它們的身影。無疑車載LCD顯示系統(tǒng)是增長最快的市場。增長的動(dòng)力包括：不斷下降的顯示器價(jià)格、不斷提升的用戶體驗(yàn)、更多的產(chǎn)品性能以及車內(nèi)消費(fèi)類產(chǎn)品的集結(jié)。

發(fā)表于：8/10/2011

Xilinx Zynq-7000 EPP為創(chuàng)新開啟新時(shí)代

賽靈思Zynq-7000 可擴(kuò)展處理平臺(tái)（EPP）將雙 ARM Cortex-A9 MPCore 處理器系統(tǒng)與可編程邏輯和硬 IP 外設(shè)緊密集成在一起，提供了靈活性、可配置性和性能的完美組合。圍繞其剛剛推出的可擴(kuò)展處理平臺(tái)（EPP），賽靈思在今年3月發(fā)布了基于Zynq -7000新系列的首批器件。

發(fā)表于：8/10/2011

可實(shí)現(xiàn)快速鎖定的FPGA片內(nèi)延時(shí)鎖相環(huán)設(shè)計(jì)

微電子技術(shù)的持續(xù)發(fā)展使得FPGA具有更高的系統(tǒng)集成度和工作頻率。系統(tǒng)性能較大程度上決定于系統(tǒng)的時(shí)鐘延遲和偏斜。由于FPGA具有豐富的可編程邏輯資源及時(shí)鐘網(wǎng)絡(luò)，隨之而來的時(shí)鐘延遲問題使得用戶設(shè)計(jì)的性能大打折扣。FPGA中的DLL模塊可提供零傳播延時(shí)，消除時(shí)鐘偏斜，從而進(jìn)一步提高了FPGA的性能和設(shè)計(jì)的靈活性。

發(fā)表于：8/10/2011

一種高速幀同步和相位模糊估計(jì)的方法及其FPGA實(shí)現(xiàn)

本文既研究了高速條件下8PSK信號的幀同步問題，同時(shí)又對其相位模糊值進(jìn)行估計(jì)。主要依靠并行結(jié)構(gòu)，對傳統(tǒng)幀同步方法進(jìn)行了簡化和改進(jìn)，從而同時(shí)完成上述兩個(gè)任務(wù)。并且將該算法付諸FPGA實(shí)現(xiàn)，驗(yàn)證了算法的有效性。

發(fā)表于：8/10/2011

Cosmic Circuits公司推出經(jīng)硅驗(yàn)證的40納米M-PHY

CosmicCircuits，領(lǐng)先的差異化模擬和混合信號IP核提供商，日前宣布推出經(jīng)硅驗(yàn)證的40納米MIPIAllianceM-PHYSM解決方案。

發(fā)表于：8/10/2011

基于DSP和FPGA的嵌入式同步控制器實(shí)現(xiàn)

針對印染設(shè)備多單元同步控制中動(dòng)態(tài)性和穩(wěn)定性的問題，提出一種基于DSP和FPGA的嵌入式同步控制器設(shè)計(jì)方案。DSP作為運(yùn)算控制的核心，負(fù)責(zé)控制算法的實(shí)現(xiàn)；FPGA作為數(shù)據(jù)采集模塊的核心，負(fù)責(zé)數(shù)據(jù)采集的實(shí)現(xiàn)。該系統(tǒng)具有結(jié)構(gòu)靈活，通用性強(qiáng)的特點(diǎn)，且大大減少了系統(tǒng)的外圍接口器件，降低了成本。采用Bang-Bang控制和數(shù)字PID控制相結(jié)合的雙模控制算法，滿足了系統(tǒng)響應(yīng)快速性和穩(wěn)定性的要求，提高了可靠性，具有很高的實(shí)用價(jià)值。

發(fā)表于：8/9/2011

基于FPGA的步進(jìn)電機(jī)加減速控制器的設(shè)計(jì)

本系統(tǒng)尋求一種基于FPGA控制的按指數(shù)規(guī)律升降速的離散控制算法，經(jīng)多次運(yùn)行，達(dá)到預(yù)期目標(biāo)。本設(shè)計(jì)按照步進(jìn)電機(jī)的動(dòng)力學(xué)方程和矩頻特性曲線推導(dǎo)出按指數(shù)曲線變化的升降速脈沖序列的分布規(guī)律，因?yàn)榫仡l特性是描述每一頻率下的最大輸出轉(zhuǎn)矩，即在該頻率下作為負(fù)載加給步進(jìn)電機(jī)的最大轉(zhuǎn)矩。因此把矩頻特性作為加速范圍下可以達(dá)到(但不能超過)的最大輸出轉(zhuǎn)矩來擬訂升降速脈沖序列的分布規(guī)律，就接近于最大轉(zhuǎn)矩控制的最佳升降速規(guī)律。這樣能夠使得頻率增高時(shí)，保證輸出最大的力矩，即能夠?qū)ψ畲蟮牧剡M(jìn)行跟隨，能充分的發(fā)揮步進(jìn)電機(jī)的工作性能，使系統(tǒng)具有良好的動(dòng)態(tài)特性。

發(fā)表于：8/9/2011

FPGA設(shè)計(jì)中毛刺信號解析

任何組合電路、反饋電路和計(jì)數(shù)器都可能是潛在的毛刺信號發(fā)生器，但毛刺并不是對所有輸入都有危害，如觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并滿足數(shù)據(jù)的建立保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。而當(dāng)毛刺信號成為系統(tǒng)的啟動(dòng)信號、控制信號、握手信號，觸發(fā)器的清零信號(CLEAR)、預(yù)置信號(PRESET)、時(shí)鐘輸入信號(CLK)或鎖存器的輸入信號時(shí)就會(huì)產(chǎn)生邏輯錯(cuò)誤。在實(shí)際設(shè)計(jì)過程中，應(yīng)盡量避免將帶有毛刺的信號直接接入對毛刺敏感的輸入端上，對于產(chǎn)生的毛刺，應(yīng)仔細(xì)分析毛刺的來源和性質(zhì)，針對不同的信號，采取不同的解決方法加以消除。

發(fā)表于：8/9/2011

基于FPGA的PCM3032路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計(jì)

本文主要依據(jù)PCM30／32基群信號的特點(diǎn)，結(jié)合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實(shí)現(xiàn)4路低速信號的同步時(shí)分復(fù)用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結(jié)果正確，在允許的信號延時(shí)下實(shí)現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設(shè)計(jì)，便于功能修改和擴(kuò)展，只需實(shí)時(shí)修改內(nèi)部參數(shù)即可。

發(fā)表于：8/9/2011

基于TMS320C6416與FPGA的實(shí)時(shí)光電圖像識(shí)別系統(tǒng)

但在實(shí)際應(yīng)用中，待識(shí)別的目標(biāo)圖像需要經(jīng)過圖像預(yù)處理和畸變處理等操作。針對圖像的實(shí)時(shí)處理要求，本文將聯(lián)合變換相關(guān)識(shí)別系統(tǒng)與數(shù)字信號處理中的雙CPU技術(shù)相結(jié)合，采用“FPGA+DSP+ARM”架構(gòu)，研究與設(shè)計(jì)一種新型的光電混合圖像識(shí)別系統(tǒng)。利用TMS320C6416與FPGA完成目標(biāo)圖像的采集與處理，利用ARM9處理器S3C2440完成對相關(guān)功率譜的采集與目標(biāo)圖像識(shí)別，從而實(shí)現(xiàn)畸變不變模式識(shí)別的快速和準(zhǔn)確性。并實(shí)現(xiàn)了該系統(tǒng)的智能化和網(wǎng)絡(luò)化。

發(fā)表于：8/9/2011