FPGA以其體積小、集成度高、功耗低、速度快、可無限次反復(fù)編程等特點，被廣泛用于復(fù)雜系統(tǒng)的設(shè)計，已成為開發(fā)電子產(chǎn)品的首選器件。隨著IC工藝的不斷發(fā)展，F(xiàn)PGA器件的性能越來越高、速度越來越快，其外圍配套芯片的性能也隨之不斷提高。由于整個電路系統(tǒng)時鐘頻率的提升，信號的電平切換速度不斷加快，信號的邊沿不斷變陡，電磁兼容性的要求也不斷提高，因而電路板的板層特性、器件布局以及高速信號線的布線策略成為影響FPGA系統(tǒng)信號質(zhì)量的重要因素。設(shè)計人員在進行FPGA開發(fā)板設(shè)計時，必須考慮到傳輸線效應(yīng)引起的反射、串擾、信號延遲等信號完整性問題，通過仿真技術(shù)對電路板進行信號完整性分析，并通過材質(zhì)、器件、布局的調(diào)整，提前解除設(shè)計隱患。
1 信號完整性
    信號完整性是指信號在信號線上的質(zhì)量，即信號在電路中能以正確的時序和電壓做出響應(yīng)的能力。如果信號能以要求的時序、持續(xù)時間、電壓幅值到達接收端，則認為電路具有良好的信號完整性，否則認為信號完整性差[1]。
2 影響信號完整性的因素
    在高速電路中，由于傳輸線效應(yīng)等因素的影響，信號質(zhì)量會大大降低，信號的完整性往往無法滿足實際需求。傳輸線效應(yīng)指信號反射、延遲和時序錯誤、過沖、串擾、電磁輻射等。在電路系統(tǒng)中，傳輸線是由兩條具有一定長度的導(dǎo)體組成回路的連接線，其電流返回到地或電源，通常也可稱為延遲線，其主要任務(wù)是有效傳輸信號。從實踐經(jīng)驗中得知，一旦傳輸線的長度大于驅(qū)動器上升時間或者下降時間對應(yīng)的有效長度的1/6時，則可認為信號為高速信號并產(chǎn)生傳輸線效應(yīng)[2]。所有信號完整性相關(guān)的傳輸線效應(yīng)都與下面四類特定噪聲源中的一個有關(guān)。
2.1 單一網(wǎng)絡(luò)的反射
    在信號路徑或返回路徑上，一旦阻抗發(fā)生變化，信號就會在變化處產(chǎn)生反射，并在通過互連線的剩余部分時發(fā)生失真。如果阻抗改變的程度足夠大，則失真會導(dǎo)致錯誤的觸發(fā)。使阻抗發(fā)生改變的情況有：線寬變化、層轉(zhuǎn)換、返回路徑平面上的間隙，接插件，分支線、T形線或樁線，網(wǎng)絡(luò)末端等[3]。通過采用使路徑阻抗保持不變的拓撲結(jié)構(gòu)(如菊花鏈結(jié)構(gòu))，或在關(guān)鍵地方放置電阻(端接匹配)可以有效控制反射。
2.2 多網(wǎng)絡(luò)間的串擾
    當網(wǎng)絡(luò)傳播信號時，有些電壓和電流能傳遞到鄰近的靜態(tài)網(wǎng)絡(luò)上，即使動態(tài)網(wǎng)絡(luò)上的信號質(zhì)量非常好，一些信號也會以有害的噪聲形式耦合到鄰近的靜態(tài)網(wǎng)絡(luò)上[3]。通過優(yōu)化相鄰信號線的物理設(shè)計，遵守高速信號線布線的“3W原則”，可以有效減少耦合，從而減小串擾。
2.3 電源分配系統(tǒng)中的軌道塌陷
    當通過電源和地路徑的電流發(fā)生變化，如芯片輸出引腳電平切換時，在電源路徑和地路徑間的阻抗上就會產(chǎn)生一個壓降，這個壓降就是電源與地間的電壓減小或塌陷。減小軌道塌陷的方法有：減小電源層和底層間介質(zhì)的厚度；芯片周圍添加去耦電容等[3]。
2.4 來自原件或系統(tǒng)的電磁干擾
    當板級時鐘頻率在100 MHz～500 MHz時，電路板極有可能干擾通信，所以必須降低它的電磁輻射。前面所提的三個信號完整性因素也同時是電磁干擾的根源，因此通過減小反射、串擾和軌道塌陷也能降低輻射。

3 信號完整性仿真
    信號完整性仿真是指使用仿真軟件將芯片、信號傳輸鏈路的模型連接到一起，進行初步的信號質(zhì)量預(yù)測。合理進行電路建模仿真是最常見的信號完整性解決方法。在高速電路設(shè)計中，仿真分析越來越顯示出優(yōu)越性。它給設(shè)計者以準確、直觀的設(shè)計結(jié)果，便于及早發(fā)現(xiàn)問題并及時修改，從而縮短設(shè)計時間，降低設(shè)計成本。
4 基于HyperLynx的信號完整性分析方法
4.1 HyperLynx簡介
    HyperLynx是Mentor Graphics開發(fā)的一款板級信號完整性的仿真工具，也是業(yè)界應(yīng)用最為普遍的高速PCB仿真工具。它兼容Mentor/Cadence/Zuken/Protel等所有格式的PCB設(shè)計文件，從設(shè)計初期的網(wǎng)絡(luò)拓撲結(jié)構(gòu)規(guī)劃、阻抗設(shè)計、高速規(guī)則定義與優(yōu)化，直到最終的板級驗證等工作均可在其中完成[4]。HyperLynx可以進行損耗傳輸線的精確仿真，支持IBIS模型和HSPICE模型，可以使用過孔模型，允許多種激勵源，可以分析信號的眼圖、抖動以及EMC(電磁兼容性)輻射。
    它包含前仿真環(huán)境（LineSim）、后仿真環(huán)境（BoardSim）及多板分析功能，可以幫助設(shè)計者對電路板上頻率低至幾十兆赫茲、高達千兆赫茲以上的網(wǎng)絡(luò)進行信號完整性與電子兼容性仿真分析，消除設(shè)計隱患，提高設(shè)計一版成功率。LineSim用在布線設(shè)計以前約束布線和各層的參數(shù)，設(shè)置時鐘的布線拓撲結(jié)構(gòu)，選擇元器件的速率，診斷并避免信號完整性、電磁輻射及串擾等問題；BoardSim用于布線以后快速分析設(shè)計中的信號完整性、電磁兼容性和串擾問題，生成串擾強度報告，區(qū)分并解決串擾問題。
4.2 實例分析
    下面通過介紹一款基于Altera EP2C20 的FPGA開發(fā)板的設(shè)計實例，對在板級設(shè)計中如何運用HyperLynx進行信號完整性分析予以說明。
    在板級設(shè)計中，為保證信號的完整性，需要在以下三個階段進行信號完整性分析。
4.2.1 LineSim預(yù)布線仿真
    在系統(tǒng)原理圖設(shè)計完畢以后，需要利用HyperLynx的LineSim工具在PCB布局布線前進行仿真，以便建立布局布線約束、計劃疊層，并在電路板布局之前優(yōu)化時鐘、關(guān)鍵信號拓撲和終端負載，在第一時間預(yù)測和消除信號完整性問題。具體的步驟是：
    (1)建立Cell-Based原理圖。通過Stackup設(shè)置PCB疊層參數(shù)，這個參數(shù)可以向PCB制板廠家了解。
    (2)進行LineSim反射仿真。
    ①建立一個單一網(wǎng)絡(luò)，如圖1(a)所示（這里顯示的是對FPGA到SDRAM_D0線的仿真情況），指定輸入端和輸出端的模型及引腳，設(shè)置傳輸線模型（Microstrip）及屬性（如長度、高度等信息）。
    ②點擊仿真按鈕，打開仿真界面，設(shè)置時鐘為50 MHz，仿真結(jié)果如圖1(c)所示。觀察仿真效果可以發(fā)現(xiàn)信號的過沖和振鈴還是很嚴重的，所以下一步需要在傳輸線上增加一個端接電阻進行匹配。
    ③回到Cell-Based原理圖，在傳輸線上增加一個端接電阻如圖1(b)所示，具體的阻值可以根據(jù)仿真波形的效果調(diào)整（此處選擇的是50 Ω）。
    ④再次仿真后可以觀察到過沖得到了有效控制，如圖1(d)所示。在仿真過程中可以調(diào)整傳輸線的長度和端接電阻的阻值，以達到一個理想的仿真效果。

    (3)進行EMI測試。在仿真波形達到一個較好的效果后，可以檢查一下EMI測試效果，設(shè)置頻率為50 MHz，測試結(jié)果顯示符合FCC及CISPR標準。
    (4)進行LineSim串擾仿真。
    ①建立一個多網(wǎng)絡(luò)Cell-Based原理圖。三個網(wǎng)絡(luò)要劃分到一個組里，分別設(shè)置好輸入端和輸出端的模型和管腳、端接電阻以及傳輸線的參數(shù)（包括不同網(wǎng)絡(luò)間的線間距，單一網(wǎng)絡(luò)的線長等）。
    ②進行串擾仿真。點擊仿真按鈕，設(shè)置時鐘為50 MHz。放大視圖觀察波形，可以看到兩邊攻擊線對中間的受害線產(chǎn)生了微弱的串擾（小于200 mV），改變線間距、端接電阻后再仿真可以看到串擾結(jié)果的變化。
    通過在LineSim中的反射、串擾和EMI仿真，可以初步確定被測網(wǎng)絡(luò)的布線長度、寬度、線間距以及是否端接和阻值，對后面的布線有重要的參考意義。
4.2.2 BoardSim布線后仿真
    按照LineSim仿真結(jié)果的要求設(shè)置好布線約束之后，就可以進行PCB設(shè)計。在進行完P(guān)CB設(shè)計后，要利用HyperLynx的BoardSim軟件進行布線后仿真，以求達到最接近真實效果的仿真結(jié)果。在制板前再次檢驗設(shè)計的信號完整性。
    (1)首先通過PADS Layout導(dǎo)入原理圖，并通過名稱映射設(shè)置各元器件的類型。
    (2)進行BoardSim反射仿真。選擇待仿真的網(wǎng)絡(luò)，并設(shè)置輸入端和輸出端的模型。
    (3)通過模型設(shè)置窗口還可以進行端接方式的選擇，在此不作詳細演示。
    (4)再次檢查EMI仿真的效果。由于布線策略已遵守了前面LineSim仿真結(jié)果的要求，且增加了端接電阻，因此可以看到這里的EMI較LineSim仿真時有所減小。
    (5)進行BoardSim串擾仿真。選擇要進行串擾分析的網(wǎng)絡(luò)，并點擊串擾仿真按鈕，這時系統(tǒng)會自動標記所選定受害線兩端的攻擊線，在設(shè)置輸入端和輸出端模型時，注意保持受害線為低電平，其他攻擊線為方波，這樣便于觀察串擾影響。
    (6)串擾分析比較復(fù)雜，所以速度較慢，從結(jié)果可以看到端接后的串擾比較小（小于100mV）。
    由于之前PCB的設(shè)計已經(jīng)遵守了LineSim仿真所設(shè)置的布線策略及約束，所以BoardSim仿真的結(jié)果比較接近于真實情況，可以幫助設(shè)計者在制板之前對自己的設(shè)計有一個比較準確的把握，并根據(jù)仿真結(jié)果對PCB設(shè)計作進一步修改。
4.2.3 裝配后檢測
    進行LineSim仿真和BoardSim仿真后可以確保電路板的SI 設(shè)計品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者TDR（時域反射計）測量，將真實電路板和仿真預(yù)期結(jié)果進行比較。這些測量數(shù)據(jù)可以幫助設(shè)計者改進模型和制造參數(shù)，以便在下一次預(yù)設(shè)計調(diào)研工作中作出更佳（更少的約束條件）的決策[5]。
    在進行FPGA開發(fā)板設(shè)計時，正確使用信號完整性分析工具可以幫助設(shè)計者在板級設(shè)計的各個階段有效地發(fā)現(xiàn)并解決影響信號質(zhì)量的設(shè)計隱患，對提高板卡信號質(zhì)量、縮短開發(fā)周期、節(jié)省開發(fā)成本具有重要意義和實用價值。
參考文獻
[1] 王洛欣.高速并行總線接口的信號完整性分析與設(shè)計[D]. 西安：西北大學(xué)，2006.
[2] 雒勇，南秀娟.高速電路板信號完整性設(shè)計及仿真[J].中國航空計算技術(shù)研究所，2010(2).
[3] 李玉山，李麗平.信號完整性分析[M].北京：電子工業(yè)出版社，2004.
[4] 胡啟翔.高速數(shù)字電路的信號完整性分析及其應(yīng)用[D]. 天津：天津大學(xué)，2007.
[5] 李曉晶.確保信號完整性的電路板設(shè)計準則[J].中國新技術(shù)新產(chǎn)品，2009(18)：25