文獻標識碼: A
DOI:10.16157/j.issn.0258-7998.211370
中文引用格式: 王夢雅,曾燕萍,張景輝,等. 基于SiP封裝的DDR3時序仿真分析與優(yōu)化[J].電子技術應用,2021,47(10):42-47.
英文引用格式: Wang Mengya,Zeng Yanping,Zhang Jinghui,et al. Timing simulation analysis and optimization of DDR3 based on SiP package[J]. Application of Electronic Technique,2021,47(10):42-47.
0 引言
系統(tǒng)級封裝(System in Package,SiP)是利用先進封裝技術將不同功能的芯片集成在一個微系統(tǒng)內,具備小型化、低功耗和高性能等優(yōu)勢,已成為半導體行業(yè)關注的重要焦點之一[1-4]。SiP中經常集成高頻率高帶寬的DDR3系統(tǒng)來實現(xiàn)存儲功能,但是與傳統(tǒng)PCB不同,基于SiP封裝的高密度互聯(lián)DDR3的復雜性設計帶來的信號完整性問題日益嚴重[5-8]。除了單純從信號的眼圖和波形來判斷信號質量外,DDR3的設計還面臨著嚴格的時序要求,即使信號波形達到JEDEC協(xié)議中規(guī)定的判決標準,數(shù)據(jù)與選通信號、地址與時鐘信號等之間的時延也不一定符合協(xié)議規(guī)范,DDR3的接口時序分析成為DDR3設計的重中之重[9-10]。
基于SiP封裝的DDR3設計一旦出現(xiàn)問題,再重新投產會造成時間和成本的浪費,為了解決這一問題,引入了仿真的概念。根據(jù)產品不同設計階段分為前仿真和后仿真,分別針對產品布線前和布線后[11-12]。本文主要針對后仿階段,從一例實際SiP項目中的DDR3封裝和基板設計著手,進行數(shù)據(jù)與選通、地址與時鐘之間的時序仿真,通過仿真結果分析其信號薄弱點,結合該項目各方面情況提出優(yōu)化方案,經過仿真迭代,使信號符合JEDEC協(xié)議規(guī)范,為SiP 的DDR3時序仿真和優(yōu)化提供很好的借鑒和指導作用。
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作者信息:
王夢雅,曾燕萍,張景輝,周倩蓉
(中國電子科技集團公司第五十八研究所,江蘇 無錫214035)