基于SiP封裝的DDR3時序仿真分析與優(yōu)化
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>1013 K
標簽： DDR3 系統(tǒng)級封裝(SiP) 時序仿真
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文檔介紹：針對DDR3系統(tǒng)設(shè)計對時序要求的特殊性，對某一SiP(System in Package)中DDR3封裝和基板設(shè)計進行時序仿真和優(yōu)化，通過仿真指導(dǎo)設(shè)計，提高SiP產(chǎn)品DDR3的設(shè)計成功率，減少設(shè)計周期。通過ANSYS SIwave軟件提取信號S參數(shù)，再經(jīng)過Cadence SystemSI軟件搭建拓撲進行時序仿真分析，利用信號完整性相關(guān)理論，討論信號時序與波形的關(guān)系，結(jié)合版圖分析，給出實際的優(yōu)化方案，并經(jīng)過仿真迭代驗證，最終使所設(shè)計的DDR3滿足JEDEC協(xié)議中的時序要求。
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