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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時(shí)間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

基于DSP Builder的DDS設(shè)計(jì)及其FPGA實(shí)現(xiàn)

利用可編程邏輯芯片設(shè)計(jì)DDS的方法通常是采用VHDL語言輸入和原理圖法相結(jié)合來設(shè)計(jì)整個(gè)信號(hào)發(fā)生電路，這種方法通常需要調(diào)用很多模塊，綜合性較強(qiáng)，對(duì)設(shè)計(jì)者要求較高。本文利用QuartusⅡ和Matlab/Simulink之間的接口工具DSP Builder來設(shè)計(jì)整個(gè)DDS系統(tǒng)，DSP Builder具備一個(gè)友好的開發(fā)環(huán)境，并且和QuartusⅡ交互性強(qiáng)，易于使用。設(shè)計(jì)者只需簡(jiǎn)單了解VHDL描述語言，就可以直接調(diào)用已經(jīng)建立好的Matlab和Simulink設(shè)計(jì)流程，通過Simulink的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，并子對(duì)調(diào)用QuartusⅡ進(jìn)行綜合，網(wǎng)表生成和適配，最后完成向FPGA的配置下載過程。

發(fā)表于：7/25/2011

基于FPGA的DDS勵(lì)磁恒流源設(shè)計(jì)

文中提出一種基于FPGA的DDS信號(hào)發(fā)生器。信號(hào)發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術(shù)。是將先進(jìn)的數(shù)字處理技術(shù)和方法引入信號(hào)合成領(lǐng)域，把一系列數(shù)字量形式的信號(hào)通過數(shù)／模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號(hào)，在時(shí)域中進(jìn)行頻率合成。直接數(shù)字頻率合成器的主要優(yōu)點(diǎn)是：輸出信號(hào)頻率相對(duì)帶寬較寬；頻率分辨力好、轉(zhuǎn)換時(shí)間快；頻率變化時(shí)相位保持連續(xù)；集成度高，體積小，控制方便等。整個(gè)信號(hào)源系統(tǒng)采用數(shù)字閉環(huán)控制，通過對(duì)勵(lì)磁電流瞬時(shí)值經(jīng)PID閉環(huán)控制，使得勵(lì)磁電流可瞬時(shí)跟蹤給定幅值，加快系統(tǒng)動(dòng)態(tài)響應(yīng)，提高非線性負(fù)載適應(yīng)力，其較傳統(tǒng)的信號(hào)源能更好地滿足磁性測(cè)試設(shè)備的需求。

發(fā)表于：7/25/2011

串行AD與FPGA在微型數(shù)據(jù)記錄儀中的應(yīng)用

系統(tǒng)運(yùn)用FPGA電平控制多通道A／D轉(zhuǎn)換器不同通道的選通，相比較單片機(jī)而言，更為穩(wěn)定可靠，采集數(shù)據(jù)流完整，使用基于FLASH架構(gòu)的Actel公司FPGA進(jìn)一步降低了微型數(shù)據(jù)記錄儀系統(tǒng)的功耗，同時(shí)提高了系統(tǒng)在電磁干擾較強(qiáng)環(huán)境的穩(wěn)定性。

發(fā)表于：7/25/2011

基于FPGA的智能變送器的設(shè)計(jì)

根據(jù)工業(yè)應(yīng)用的實(shí)際需要以及網(wǎng)絡(luò)通信發(fā)展的功能要求，提出了基于FPGA智能變送器控制系統(tǒng)的總體方案，設(shè)計(jì)了以XILINX公司的Spartan3系列XC3S4005PO208C可編程邏輯器件為主控制器、DM9000A為以太網(wǎng)通信接口、SJA1000為CAN控制器的硬件系統(tǒng)，并給出了系統(tǒng)軟件流程圖，重點(diǎn)論述了數(shù)據(jù)采集和數(shù)據(jù)模擬輸出控制電路的FPGA實(shí)現(xiàn)，結(jié)合ISE10．1設(shè)計(jì)軟件給出了A／D、D／A的仿真結(jié)果。

發(fā)表于：7/25/2011

基于FPGA的時(shí)統(tǒng)模塊可靠性設(shè)計(jì)

本文詳細(xì)介紹了作戰(zhàn)系統(tǒng)時(shí)間統(tǒng)一同步的可靠性設(shè)計(jì)，從EMC設(shè)計(jì)、高速電路PCB設(shè)計(jì)、FPGA邏輯編程設(shè)計(jì)等幾個(gè)方面介紹了時(shí)統(tǒng)接收處理模塊的抗干擾設(shè)計(jì)及其實(shí)現(xiàn)方法，并用仿真技術(shù)進(jìn)行仿真，從而將時(shí)統(tǒng)系統(tǒng)可能受到的干擾減到最低，提高了整個(gè)作戰(zhàn)系統(tǒng)的可靠性。文中的時(shí)統(tǒng)模塊已經(jīng)應(yīng)用于實(shí)際的作戰(zhàn)系統(tǒng)中，效果良好。

發(fā)表于：7/25/2011

基于FPGA的溫度模糊自適應(yīng)PID控制器的設(shè)計(jì)

該設(shè)計(jì)基于高密度的可編程邏輯器件FP-GA，在傳統(tǒng)PID控制器的基礎(chǔ)上利用模糊控制的優(yōu)點(diǎn)控制恒溫箱的溫度。結(jié)果表明，該控制系統(tǒng)具有良好的動(dòng)、靜態(tài)性能和魯棒性能，對(duì)參數(shù)時(shí)變具有很好的適應(yīng)能力，實(shí)時(shí)計(jì)算量小，調(diào)校方便，且具有良好的升級(jí)性能和靈活性。市場(chǎng)應(yīng)用前景較好。

發(fā)表于：7/24/2011

使用可定制微控制器高效開發(fā)系統(tǒng)級(jí)芯片

為了應(yīng)對(duì)成本、尺寸、功耗和開發(fā)時(shí)間的壓力，許多電子產(chǎn)品都建構(gòu)于系統(tǒng)級(jí)芯片（SoC）之上。這個(gè)單片集成電路整合了大多數(shù)的系統(tǒng)功能。然而，隨著這些器件越來越復(fù)雜，要在有限的時(shí)間里高成本效益地進(jìn)行產(chǎn)品開發(fā)，

發(fā)表于：7/23/2011

基于SOPC的雷達(dá)多功能接口模塊的設(shè)計(jì)與實(shí)現(xiàn)

為了滿足高性能和小型化的要求，采用SoPC技術(shù)在一片F(xiàn)PGA上實(shí)現(xiàn)了多個(gè)嵌入式系統(tǒng)來完成1553B通信和顯示處理等航電接口功能，特別是用VHDL語言實(shí)現(xiàn)了軟件可配置的彩色調(diào)色板和分層疊加顯示技術(shù)，使得系統(tǒng)具有

發(fā)表于：7/23/2011

基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法

本文介紹了基于0.13微米CMOS工藝下平臺(tái)式FPGA中可重構(gòu)RAM模塊的一種設(shè)計(jì)方法。該RAM模塊是一個(gè)16Kb的高速低功耗可重構(gòu)模塊，通過不同的配置信息，可以實(shí)現(xiàn)多種功能。重點(diǎn)介紹了一種用于可重構(gòu)靜態(tài)存儲(chǔ)器的全新的存儲(chǔ)器單元電路結(jié)構(gòu)以及實(shí)現(xiàn)該靜態(tài)存儲(chǔ)器各種重構(gòu)功能的電路結(jié)構(gòu)。仿真結(jié)果表明我們?cè)O(shè)計(jì)的該存儲(chǔ)器模塊能夠很好的實(shí)現(xiàn)各種重構(gòu)功能，而且速度高，功耗較低。

發(fā)表于：7/23/2011

基于改進(jìn)型二步索引算法OSD電路的FPGA實(shí)現(xiàn)

基于SOC技術(shù)的模塊化設(shè)計(jì)要求各功能模塊盡可能小地占用電路資源，以滿足芯片系統(tǒng)對(duì)資源使用和面積的控制。對(duì)于OSD功能模塊而言，存儲(chǔ)器資源為主要開銷。因此，減少存儲(chǔ)器資源的使用對(duì)降低OSD模塊電路資源需求有著重要的意義。

發(fā)表于：7/23/2011