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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

組合壓縮在存儲(chǔ)測(cè)試系統(tǒng)中的應(yīng)用

在某些特殊的測(cè)試環(huán)境中，存儲(chǔ)測(cè)試系統(tǒng)中既要求大容量數(shù)據(jù)存儲(chǔ)又要求微體積。為解決這一矛盾,在研究了游程壓縮和LZW兩種算法的基礎(chǔ)上，提出了以FPGA為核心實(shí)現(xiàn)兩種算法的無(wú)損組合壓縮,利用FPGA芯片內(nèi)的RAM來(lái)建立字典,用VHDL語(yǔ)言和狀態(tài)機(jī)實(shí)現(xiàn)該壓縮算法。仿真和綜合驗(yàn)證表明，通過(guò)FPGA實(shí)現(xiàn)該組合算法，壓縮效果顯著,壓縮性能與壓縮速度均滿足系統(tǒng)要求。

發(fā)表于：7/22/2011

以FPGA為基礎(chǔ)的SoC驗(yàn)證平臺(tái) 自動(dòng)化電路仿真?zhèn)慑e(cuò)功能

臺(tái)灣工業(yè)技術(shù)研究院 (工研院, ITRI) 在今年的設(shè)計(jì)自動(dòng)化大會(huì)(2011 DAC)提出的案例研究，提出一種能夠顯著提升客制化FPGA原型板驗(yàn)證效率的創(chuàng)新方法，自動(dòng)化現(xiàn)有的電路仿真(in-circuit emulation)偵錯(cuò)功能，并提供更高的FPGA能見度。這個(gè)以FPGA為基礎(chǔ)的SoC驗(yàn)證平臺(tái)對(duì)工研院而言是前景看好的嶄新領(lǐng)域，對(duì)其支持臺(tái)灣IC設(shè)計(jì)產(chǎn)業(yè)新技術(shù)領(lǐng)域的研發(fā)工作助益良多。

發(fā)表于：7/22/2011

基于CORDIC算法和FPGA的數(shù)字頻率校正的實(shí)現(xiàn)

本文通過(guò)對(duì)CORDIC算法的工作原理進(jìn)行分析，給出了基于CORDIC算法和FPGA實(shí)現(xiàn)數(shù)字頻率校正的實(shí)現(xiàn)方案。仿真結(jié)果證明，該方法可以實(shí)現(xiàn)標(biāo)準(zhǔn)的正弦波和余弦波信號(hào)，可以直接作為頻偏校正單元來(lái)對(duì)數(shù)字頻率信號(hào)進(jìn)行校正。

發(fā)表于：7/22/2011

一種基于DSP+FPGA的控制系統(tǒng)方案設(shè)計(jì)

　目前，DSP速度越來(lái)越快，成本越來(lái)越低，F(xiàn)PGA 的容量越來(lái)越大，封裝越來(lái)越小，使得DSP+FPGA 組成的系統(tǒng)成為解決系統(tǒng)設(shè)計(jì)的重要選擇方案之一。本文介紹了一種基于DSP+FPGA的控制系統(tǒng)設(shè)計(jì)方案，由該設(shè)計(jì)方案實(shí)現(xiàn)的控制系統(tǒng)完全達(dá)到了技術(shù)指標(biāo)要求，系統(tǒng)工作穩(wěn)定可靠。而它提供的硬件平臺(tái)對(duì)于系統(tǒng)的升級(jí)和功能擴(kuò)展非常有利，對(duì)于控制系統(tǒng)來(lái)講具有較好的通用性。

發(fā)表于：7/22/2011

基于CPLD與絕對(duì)式編碼器的高精度高速伺服單元

目前國(guó)內(nèi)數(shù)控機(jī)床中的伺服電機(jī)一般都是配套增量式編碼器，而增量式編碼器的精度并不太高且輸出的是并行信號(hào)，欲提高其精度就必然要增大編碼器的設(shè)計(jì)難度和增多并行信號(hào)的輸出，這樣就不利于伺服單元與編碼器的長(zhǎng)距離通信，而采用絕對(duì)式編碼器。

發(fā)表于：7/22/2011

利用FPGA和嵌入式軟核處理器實(shí)現(xiàn)高性能的罪犯抓捕系統(tǒng)

當(dāng)追蹤行動(dòng)啟動(dòng)時(shí)，警官只有很短的時(shí)間用來(lái)激活警笛、向控制中心作匯報(bào)并與其他巡邏隊(duì)通信。由于這些事情的發(fā)生幾乎是同時(shí)的，因此警官還依賴于車輛追蹤系統(tǒng)把逃跑的犯罪分子鎖定在視距內(nèi)。然而，當(dāng)疑犯在擁擠的交通中急速穿越時(shí)，采用固定位置攝像機(jī)的傳統(tǒng)追蹤系統(tǒng)很容易失去他們的蹤跡。因此將需要這樣一種車載系統(tǒng)：它能時(shí)刻盯住可疑車輛，同時(shí)讓警官與現(xiàn)場(chǎng)及總部的同事共享和接收信息。

發(fā)表于：7/21/2011

液晶觸摸屏控制中的可編程邏輯

萊迪思的LCD - Pro是專門為基于FPGA的高級(jí)觸摸屏視頻圖形控制器而設(shè)計(jì)的，為系統(tǒng)設(shè)計(jì)者提供單個(gè)人機(jī)界面結(jié)構(gòu)，加速產(chǎn)品的上市，并大大節(jié)省了開發(fā)成本。與現(xiàn)有的IP配合在一起，LCD – Pro簡(jiǎn)化了設(shè)計(jì)，設(shè)計(jì)人員能夠更快的推出新產(chǎn)品，從而適應(yīng)新興市場(chǎng)的要求，而不需要重新設(shè)計(jì)平臺(tái)。

發(fā)表于：7/21/2011

整合ARM、FPGA與可編程模擬電路的單芯片方案

SmartFusion器件包含有多達(dá)500k可編程邏輯門電路，與基于快閃的 ProASIC3 FPGA器件系列一樣。這個(gè)邏輯電路支持350 MHz的系統(tǒng)性能，內(nèi)置容量高達(dá)108 Kb的 SRAM，并擁有大量工作頻率高至350 MHz的數(shù)字I/O，支持LVDS、LVPECL、PCI/PCI-X等接口標(biāo)準(zhǔn)，可驅(qū)動(dòng)高達(dá)24mA的電流。設(shè)計(jì)選擇包括愛(ài)特的HDL(硬件描述語(yǔ)言)工具鏈、Libero集成設(shè)計(jì)環(huán)境，可以硬件創(chuàng)建邏輯功能，或者是在GUI以拖放式(drag-and-drop)操作創(chuàng)建設(shè)計(jì)。這種方法可快速輸入預(yù)定義的IP模塊，這些模塊可能是源于以前設(shè)計(jì)的復(fù)用元件，或者是愛(ài)特提供的函數(shù)庫(kù)內(nèi)的函數(shù)，也可能是第三方供應(yīng)商提供的IP。

發(fā)表于：7/21/2011

Xilinx運(yùn)用FPGA進(jìn)行控制及數(shù)據(jù)平面視頻處理方案

嵌入式設(shè)計(jì)人員面臨的最大挑戰(zhàn)之一就是界定系統(tǒng)的性能需求。用以確定實(shí)際性能需求所需的信息要么無(wú)法獲取，要么難以獲得。最精確的估算有時(shí)也會(huì)因無(wú)法預(yù)料的計(jì)算負(fù)荷而失效。分析通常會(huì)指出，對(duì)于數(shù)據(jù)處理需求而言嵌入式處理系統(tǒng)的成本效益太低。因此，系統(tǒng)設(shè)計(jì)人員高度渴望擁有可擴(kuò)展的能夠適應(yīng)性能需求潛在變化以及能夠執(zhí)行高性能數(shù)據(jù)處理的架構(gòu)。而在FPGA內(nèi)部實(shí)施的控制平面/數(shù)據(jù)平面處理架構(gòu)就能夠有效滿足上述要求。

發(fā)表于：7/21/2011

20nm工藝三星流片世界最先進(jìn)半導(dǎo)體芯片

據(jù)悉，三星電子近日宣布，其最新的20nm工藝試驗(yàn)芯片的流片已經(jīng)成功，這也是目前業(yè)內(nèi)最先進(jìn)的半導(dǎo)體制造工藝。

發(fā)表于：7/21/2011