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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

基于FPGA的高速路由查找算法

本文給出了一種基于前綴擴展的分段快速路由查找算法。該算法可以結(jié)合硬件實現(xiàn)的優(yōu)點，并運用多級流水線處理方法，因而具有查找速度快、支持動態(tài)更新和實現(xiàn)簡單等優(yōu)點，十分適合于20 Gbps核心路由器環(huán)境下的查找機制。

發(fā)表于：7/23/2011

利用Spartan-3 FPGA實現(xiàn)高性能DSP功能

Spartan-3FPGA能以突破性的價位點實現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針對DSP而優(yōu)化的特性，并通過實現(xiàn)示例分析了它們在性能和成本上的優(yōu)勢。

發(fā)表于：7/23/2011

PLD/FPGA硬件編程語言Verilog HDL

PLD/FPGA硬件語言設(shè)計verilogHDL,HDL概述隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilogHDL及SystemVerilog。VHDL發(fā)展的較早，語法嚴(yán)格;而VerilogHDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬

發(fā)表于：7/23/2011

賽靈思推出第二個28nm產(chǎn)品系列Virtex-7

全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出了 Virtex-7 現(xiàn)場可編程門陣列 (FPGA) 系列的首款產(chǎn)品。28nm Virtex-7系列產(chǎn)品旨在滿足設(shè)備制造商的各種要求，幫助他們實現(xiàn)具有最高吞吐量的有線通信系統(tǒng)；最高信號處理能力的高級無線基帶處理系統(tǒng)；靈活、低時延、可擴展的廣播系統(tǒng)。今年3月，公司推出了首批 Kintex-7 器件，這標(biāo)志著 28nm FPGA 的問世。而 Virtex-7 產(chǎn)品的推出是賽靈思 28nm系列產(chǎn)品規(guī)劃的又一里程碑。作為 7 系列高端產(chǎn)品，Virtex-7 系列產(chǎn)品相對前代產(chǎn)品而言，系統(tǒng)性能提高一倍，速度提升 30%，功耗降低 50%，將業(yè)界最成功的 FPGA 架構(gòu)推到了全新的高度。

發(fā)表于：7/22/2011

混合信號FPGA促進臨床醫(yī)療應(yīng)用發(fā)展

由于醫(yī)療服務(wù)成本的不斷攀升、慢???流行、人口的老齡化，以及中國、印度和巴西等大規(guī)模新興市場的崛起，對價格低廉又穩(wěn)健可靠的醫(yī)療設(shè)備的需求非常龐大，以期改善全球數(shù)百萬病患的治療和護理條件，并擴大疾病治療范圍。另一方面，醫(yī)療設(shè)備設(shè)計人員也在研究來自不同行業(yè)的新技術(shù)，致力于提升下一代設(shè)備的診斷、監(jiān)控和治療能力。

發(fā)表于：7/22/2011

萊迪思新的混合信號設(shè)計軟件簡化了平臺管理設(shè)計

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今天宣布推出PAC - Designer®混合信號設(shè)計軟件6.1版本，更新支持萊迪思的Platform Manager?、Power Manager II 和 ispClock?器件?，F(xiàn)在用Platform Manager器件進行設(shè)計的用戶將能夠訪問今天宣布的Lattice Diamond® 1.3軟件設(shè)計環(huán)境。PAC – Designer 6.1和Diamond 1.3設(shè)計軟件工具的整合將使Platform Manager產(chǎn)品成為實現(xiàn)更先進的數(shù)字設(shè)計的選擇。一個自動化的模擬環(huán)境是設(shè)計軟件整合的主要優(yōu)勢，而以前Platform Manager設(shè)計人員沒有這樣的環(huán)境。　

發(fā)表于：7/22/2011

組合壓縮在存儲測試系統(tǒng)中的應(yīng)用

在某些特殊的測試環(huán)境中，存儲測試系統(tǒng)中既要求大容量數(shù)據(jù)存儲又要求微體積。為解決這一矛盾,在研究了游程壓縮和LZW兩種算法的基礎(chǔ)上，提出了以FPGA為核心實現(xiàn)兩種算法的無損組合壓縮,利用FPGA芯片內(nèi)的RAM來建立字典,用VHDL語言和狀態(tài)機實現(xiàn)該壓縮算法。仿真和綜合驗證表明，通過FPGA實現(xiàn)該組合算法，壓縮效果顯著,壓縮性能與壓縮速度均滿足系統(tǒng)要求。

發(fā)表于：7/22/2011

以FPGA為基礎(chǔ)的SoC驗證平臺自動化電路仿真?zhèn)慑e功能

臺灣工業(yè)技術(shù)研究院 (工研院, ITRI) 在今年的設(shè)計自動化大會(2011 DAC)提出的案例研究，提出一種能夠顯著提升客制化FPGA原型板驗證效率的創(chuàng)新方法，自動化現(xiàn)有的電路仿真(in-circuit emulation)偵錯功能，并提供更高的FPGA能見度。這個以FPGA為基礎(chǔ)的SoC驗證平臺對工研院而言是前景看好的嶄新領(lǐng)域，對其支持臺灣IC設(shè)計產(chǎn)業(yè)新技術(shù)領(lǐng)域的研發(fā)工作助益良多。

發(fā)表于：7/22/2011

基于CORDIC算法和FPGA的數(shù)字頻率校正的實現(xiàn)

本文通過對CORDIC算法的工作原理進行分析，給出了基于CORDIC算法和FPGA實現(xiàn)數(shù)字頻率校正的實現(xiàn)方案。仿真結(jié)果證明，該方法可以實現(xiàn)標(biāo)準(zhǔn)的正弦波和余弦波信號，可以直接作為頻偏校正單元來對數(shù)字頻率信號進行校正。

發(fā)表于：7/22/2011

一種基于DSP+FPGA的控制系統(tǒng)方案設(shè)計

　目前，DSP速度越來越快，成本越來越低，F(xiàn)PGA 的容量越來越大，封裝越來越小，使得DSP+FPGA 組成的系統(tǒng)成為解決系統(tǒng)設(shè)計的重要選擇方案之一。本文介紹了一種基于DSP+FPGA的控制系統(tǒng)設(shè)計方案，由該設(shè)計方案實現(xiàn)的控制系統(tǒng)完全達到了技術(shù)指標(biāo)要求，系統(tǒng)工作穩(wěn)定可靠。而它提供的硬件平臺對于系統(tǒng)的升級和功能擴展非常有利，對于控制系統(tǒng)來講具有較好的通用性。

發(fā)表于：7/22/2011