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中国科学院高精度光计算研究取得进展

中国科学院高精度光计算研究取得进展

1月11日消息，据《先进光子学》（Advanced Photonics）报道，在人工智能神经网络高速发展的背景下，大规模的矩阵运算与频繁的数据迭代给传统电子处理器带来了巨大压力。光电混合计算通过光学处理与电学处理的协同集成，展现出显著的计算性能，然而实际应用受限于训练与推理环节分离、离线权重更新等问题，造成信息熵劣化、计算精度下降，导致推理准确度低。中国科学院半导体研究所提出了一种基于相位像素阵列的可编程光学处理单元（OPU），并结合李雅普诺夫稳定性理论实现了对OPU的灵活编程。在此基础上，团队构建了一种端到端闭环光电混合计算架构（ECA），通过硬件—算法协同设计，实现了训练与推理的全流程闭环优化，有效补偿了信息熵损失，打破了光计算中计算精度与准确度之间的强耦合关系。

FPGA调试技术加快硅前验证

随着基于FPGA进行原型设计的复杂性不断增加，市场对更好调试技术的需求也日益增加。FPGA原型设计可用于验证、早期软件开发、概念证明等，因此变得非常重要。它的主要职责仍然是执行这些任务，而不是试图找出因原型

發(fā)表于：2013/12/16

美高森美宣布业界最低功率SmartFusion2 SoC和IGLOO2 FPGA获得PCI Express 2.0 SIG认证

致力于提供功率、安全、可靠与高性能半导体技术方案的领先供应商美高森美公司(Microsemi Corporation，纽约纳斯达克交易所代号：MSCC)宣布SmartFusion®2 SoC FPGA和IGLOO®2 FPGA已经获得PCI® Express (PCIe) 2.0端点(endpoint)规范认证，并且现已包含在PCI SIG 整合组件厂商名单(Integrators List)中。

發(fā)表于：2013/12/16

赛灵思携Ultrascale、Vivado、UltraFast，剑指160亿美元目标市场！

赛灵思于12月10宣布已提供有关Kintex中端和Virtex高端20nm UltraScale系列的详细器件选型表、产品技术文档、设计工具及方法支持。

發(fā)表于：2013/12/13

Xilinx将业界最大容量器件翻番达到440万逻辑单元密度优势领先整整一代

All Programmable FPGA、SoC和3D IC的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天发布拥有440万个逻辑单元的创纪录产品，其密度是业界最高密度产品Virtex®-7 2000T的两倍以上，该器件使其成功在高端器件市场连续两代保持领先优势，并为客户提供了超越工艺节点的价值优势。作为赛灵思今天推出的All Programmable UltraScale™系列的最高端器件，Virtex® UltraScale VU440 3D IC将赛灵思的领先优势从28nm的2倍提升到20nm的4倍，其容量超出任何其他可编程器件。VU440采用先进的3D IC技术，在20nm工艺节点上的容量已经超出了此前公开发布的所有竞争性14/16nm工艺计划。

發(fā)表于：2013/12/12

Xilinx推出拥有ASIC级架构和ASIC增强型设计方案的20nm All Programmable UltraScale产品

All Programmable FPGA、SoC和3D IC的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）今天宣布推出其20nm All Programmable UltraScale™产品系列，并提供相关产品技术文档和Vivado®设计套件支持。继2013年11月初发货业界首款20nm芯片后，赛灵思继续积极推动其UltraScale器件的发货进程。这些器件采用业界唯一的ASIC级可编程架构以及Vivado ASIC增强型设计套件和UltraFast™设计方法，可提供媲美ASIC级的性能优势。

發(fā)表于：2013/12/12

基于PSoC的滚刀周节误差自动测量装置

主要研究了基于可编程片上系统（PSoC）的滚刀周节误差自动测量装置，详细论述了该装置的自动测量原理与PSoC测量系统的组成。采用PSoC作为处理核心，半桥式自感传感器作为误差测量传感器，由集成信号变送电路实现电感传感器信号的调制与解调，采用PSoC自带的高精度A/D转换器对位移信号进行采样，经过运算后得到测量结果，实现了对滚刀周节误差的自动精密测量。

發(fā)表于：2013/12/9

Altera的Arria 10版Quartus II软件为立即开始20 nm设计提供支持

Altera公司(Nasdaq: ALTR)今天发布了Arria 10版Quartus II软件，这是业界第一款支持20 nm FPGA和SoC的开发工具。基于TSMC 20 nm工艺技术，Arria 10 FPGA和SoC性能比目前的高端FPGA高出15%，功耗比以前的中端器件低40%，重塑了中端FPGA和SoC。客户现在可以在熟悉而且成熟的Quartus II设计环境中，开始开发基于Arria 10 FPGA和SoC的系统，而且其编译时间是业界最短的。

發(fā)表于：2013/12/3

Synopsys全新超低功耗非挥发性存储器IP在将功耗降低90%的同时面积缩小一半

为加速芯片和电子系统创新而提供软件、知识产权（IP）及服务的全球性领先供应商新思科技公司（Synopsys,Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其专为功耗和面积要求严格的无线应用和RFID/NFC集成电路而进行了优化的DesignWare® AEON®多次可编程（MTP）超低功耗（ULP）非易失性存储器（NVM）IP开始供货。与上一代产品相比，通过提供一种单比特位读取功能、低至0.9V的读取操作以及擦写操作中低于10uA的峰值电流DesignWare AEON MTP ULP NVM IP将功耗降低了90%。降低功耗在移动系统中意味著延长电池的寿命，提高RFID/NFC标签的灵敏度，并允许更小的天线从而减小了标签的尺寸。

發(fā)表于：2013/12/3

基于CPCI总线的PMC载板设计

设计了一种基于CPCI总线标准的PMC接口载板。载板以FPGA为核心，集成了CPCI接口模块和DPRAM（双口RAM）模块，CPCI接口模块采用FPGA+PCI IP核（软核）解决了系统集成的问题，DPRAM模块为系统提供了数据缓存功能。环回测试和中断测试解决了在没有子卡PMC模块的情况下，读写、验证DPRAM空间数据和测试中断响应的问题。此外，还支持子卡PMC模块后出线到CPCI总线。调试结果表明，该载板在嵌入式实时操作系统VxWorks下可以稳定运行，正确地读写DPRAM空间的数据，及时地响应中断，满足了对载板的性能需求。

發(fā)表于：2013/11/29

基于AMBA APB总线的Nand Flash控制器的设计

介绍了基于AMBA APB总线Nand Flash控制器的设计，首先简单介绍了 Nand Flash的一些特点，然后详细介绍了Nand Flash 控制器的整体框架、具体功能及其内部的数据通路。该控制器通过ModelSim进行了仿真及FPGA板级验证，结果证明能够满足Nand Flash时序要求。

發(fā)表于：2013/11/29