1月23日消息，據韓國媒體Thelec報道，三星電子第七代高帶寬內存HBM4E 已完成基底芯粒（base die）的前段設計，并正式進入后段（back-end）實體設計階段，距離投片再向前邁進一步。

所謂后段設計，是指在完成芯片的RTL（寄存器傳輸層）邏輯設計后，進行實體電路配置與布線的關鍵階段。完成后，相關設計數(shù)據將交由晶圓代工廠進行投片準備，進入實際制造流程。而據此前的消息顯示，預計將會采用三星自家的2nm制程代工。

HBM 的基底芯粒位于整個模塊最底層，負責管理上層堆疊DRAM 的數(shù)據讀寫速度、錯誤修正與信號穩(wěn)定性，被視為決定HBM 性能與可靠度的關鍵核心。隨著AI 與數(shù)據中心客戶需求提升，HBM 基底芯粒已不再只是單純控制元件，而是必須整合更多邏輯功能，以符合不同客戶的系統(tǒng)架構需求。因此，自HBM4E開始，三星、SK海力士都計劃導入基于邏輯制程的基底芯粒，以便為客戶提供符合他們特定需求的基于邏輯基底芯粒的HBM4E。

報道指出，三星近期已重新擬定HBM 產品開發(fā)藍圖，并要求供應鏈伙伴于3月前提交對應供應規(guī)劃。新藍圖涵蓋HBM4、HBM4E 與HBM5 的開發(fā)與量產時程，反映三星正加速HBM 商用化進度，并同步拉高定制化比重。

消息人士指出，HBM4 以前仍屬相對通用型產品，但自HBM4E 與HBM5 開始，產品設計將高度依賴客戶需求調整，基底芯粒的邏輯設計與代工廠之間的協(xié)同開發(fā)，將成為關鍵競爭力之一。

目前，三星正同步優(yōu)化HBM4E 基底芯粒的EDA 工具環(huán)境。參與I/O 設計的副總裁Daihyun Lim是為內存接口電路設計專家，2023年加入三星，曾任職于IBM 與GlobalFoundries。

據了解，定制化HBM4E 基底芯粒由1c DRAM 制程HBM4 的原班團隊主導，后續(xù)也將接手HBM5 的基底芯粒設計工作。

自HBM4起，三星即采取雙軌研發(fā)模式，分別負責標準型HBM 與定制化HBM。其中，定制化團隊主要服務谷歌、Meta 與英偉達等大型AI 客戶，近期更擴編。按照規(guī)劃，HBM4E 預計于2027年推出，HBM5 則計劃于2029年推出。