頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 基于梯形圖-VHDL的CPLD開發(fā)方法研究 如果直接采用原理圖輸入工具或VHDL語言描述的方法來設(shè)計順序控制邏輯電路，則設(shè)計效率不高。這是因為順序控制邏輯電路中包含大量的I/O信號，控制邏輯就是這些I/O信號的邏輯組合，這些I/O信號在整個控制邏輯中會被大量引用，而原理圖輸入工具中的元件如邏輯門和觸發(fā)器等的輸入引腳數(shù)是固定的，邏輯引用不夠靈活，同時，I/O信號的大量引用又會使連線過于復(fù)雜。VHDL是一種文本設(shè)計工具，不是順序控制邏輯電路設(shè)計的專用工具，直接用它編寫的順序控制邏輯程序結(jié)構(gòu)零亂，不夠直觀，編程及調(diào)試效率都不高。 發(fā)表于：7/1/2011 靈活的現(xiàn)代CPLD汽車數(shù)字儀表板 本文簡要介紹一種創(chuàng)新的CPLD體系結(jié)構(gòu)，完全避免了使用微控制器及其驅(qū)動器，從而提供了低成本、低功耗組合數(shù)字儀表板解決方案。這一模擬儀表板解決方案(ADS)高效地實現(xiàn)了數(shù)字汽車網(wǎng)絡(luò)，充分發(fā)揮了數(shù)字技術(shù)的優(yōu)勢。 發(fā)表于：7/1/2011 基于NiosⅡ軟核的車輛牌照識別系統(tǒng)研制 傳統(tǒng)的PC 機+算法設(shè)計的車輛牌照識別系統(tǒng)由于體積大,已不能滿足便攜和露天使用的要求, 因此本文采用Nios Ⅱ軟核處理器在FPGA ( 現(xiàn)場可編程門陣列)上設(shè)計了一種車輛牌照自動識別的片上系統(tǒng)。 發(fā)表于：7/1/2011 基于軟核處理器的二頻機抖陀螺信號處理系統(tǒng) Nios II是Altera開發(fā)的嵌入式軟核處理器，采用RISC精簡指令集，具有外設(shè)可定制、可裁剪性等優(yōu)點，可方便嵌入Cvclone及Stratix系列 FPGA。陀螺信號處理系統(tǒng)中需要多種定制化的外設(shè)，而一般處理器無法滿足這種要求，因此NiosⅡ軟核處理器是處理激光陀螺陀螺信號的理想選擇。 發(fā)表于：7/1/2011 基于Microblaze軟核的嵌入式系統(tǒng)設(shè)計 結(jié)合實際項目的開發(fā)經(jīng)驗，詳細講解了基于Xilinx Microblaze軟核開發(fā)的整個流程，包括硬件平臺搭建、軟件平臺開發(fā)、嵌入式操作系統(tǒng)的加載以及用非易失性存儲設(shè)備對FPGA進行上電配置等內(nèi)容。利用FPGA軟核進行嵌入式系統(tǒng)開發(fā)，將得到越來越多的關(guān)注和應(yīng)用。 發(fā)表于：7/1/2011 基于軟件Agent的虛擬工藝設(shè)計系統(tǒng)的研究 和以往的計算機輔助工藝設(shè)計系統(tǒng)相比，VPPS系統(tǒng)更加強調(diào)工藝的異地協(xié)同設(shè)計，充分利用合作企業(yè)已有的設(shè)計、制造資源，確保了產(chǎn)品工藝設(shè)計的可靠性和敏捷性，提高了企業(yè)的T、Q、C、S水平，較好地滿足了敏捷制造這一先進制造模式對計算機輔助工藝設(shè)計提出的新的要求。VPPS系統(tǒng)中的關(guān)鍵技術(shù)已在自主開發(fā)的商品化軟件GS-CAPP中得以實現(xiàn)，并在實際運用中取得了良好的效果。 發(fā)表于：7/1/2011 普萊克斯中國向華力微電子供氣 普萊克斯中國已開始為上海華力微電子有限公司（以下簡稱華力）的12英寸集成電路芯片生產(chǎn)線供應(yīng)干燥壓縮空氣、超高純度氧氣、氮氣、氬氣、氫氣和氦氣。華力是一家致力于生產(chǎn)先進集成電路的國營企業(yè)，座落在中國頂尖高新科技園區(qū)之一的上海張江高科技園區(qū)。普萊克斯是張江高科技園區(qū)的領(lǐng)先氣體供應(yīng)商。 發(fā)表于：6/30/2011 基于FPGA的LCoS驅(qū)動和圖像處理系統(tǒng) 針對分辨率為1024×768的LCoS屏編寫了Verilog HDL驅(qū)動代碼，在quartusⅡ9.1平臺上綜合編譯，并在Altera的FPGA芯片EP3C5E14 4C8上進行了功能驗證和實際輸出信號測量。采用異步FIFO結(jié)構(gòu)解決了跨異步時鐘域的數(shù)據(jù)傳輸問題。嵌入FFT IP核后，可進一步對圖像進行基于FFT的變換處理，分析圖像的頻譜。為計算全息3D圖像處理及顯示提供了硬件平臺。 發(fā)表于：6/30/2011 基于FPGA的實時中值濾波器硬件實現(xiàn) 針對高清圖像在中值濾波預(yù)處理過程中排序量多、速度慢的特點，提出適合鄰域圖像并行處理機的分塊存儲方法。在流水線結(jié)構(gòu)下，1個時鐘周期可以并行處理32個3×3鄰域的中值濾波運算，實現(xiàn)了高速、實時的1 920×1 080灰度圖像中值濾波器。 發(fā)表于：6/30/2011 基于USB通信的FPGA高速數(shù)據(jù)采集系統(tǒng) 摘要：為了解決高速數(shù)據(jù)采集以及數(shù)據(jù)傳輸問題，設(shè)計了基于USB通信的FPGA高速數(shù)據(jù)采集系統(tǒng)。方案以FPGA為控制核心，實現(xiàn)A／D控制、數(shù)據(jù)緩存雙口RAM和控制CY7C68013A三個功能。系統(tǒng)采用VerilogHDL語言，通過ISE軟件編 發(fā)表于：6/30/2011 ?…384385386387388389390391392393…?
