頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 基于DSP与CPLD的智能变电站电网IED设计 着重介绍基于CPLD与DSP架构的智能变电站电网IED（Intelligent Electronic Device，智能电力监测装置）的硬件架构和软件流程。着重阐述了“高速A/D转换器+CPLD”在信号采集过程中的优势，以及多路信号如何通过CPLD被DSP选择。DSP对信号进行处理，并利用FFT算法的结果分析电网的功率因素和谐波含量。 發(fā)表于：2011/7/7 基于DSP+CPLD的交流电机调速在水处理控制中的应用 生化反应池在水处理过程中非常重要。需要通过调整风机的转速控制反应池中的DO值。理论上应该通过调节电动机的转速来实现，但实际上却是利用挡板阀门后者放空的方法进行调节。这种方法极大地浪费了电力资源。以美国TI公司推出的TMS320LF2407为代表的面向电机控制的高性能数字信号处理可以对电机进行精确控制，大大提高了交流电机的性能，能够设计出性能优良的控制系统。 發(fā)表于：2011/7/7 汽车信息娱乐应用中PLD管理图像数据 MachXO2器件可以部署在汽车辅助驾驶系统来管理来自摄像机的图像的显示和操作(缩放，旋转等)。MachXO2器件可以从一台摄像机到其他摄像机显示图像之间进行动态切换，或将两者组合在一起。 發(fā)表于：2011/7/7 基于SOPC技术的EPA现场控制器的设计[图] 在完成整个设计，控制器接入EPA网络中能够正常运行。由于控制器中的处理器使用的是FPGA芯片，有较强的灵活性，能够进行编程、除错、再编程和重复操作，因而可以充分地进行设计开发和验证。当电路有少量改动时候，更凸现出其优势，其现场编程能力可以延长产品在市场上的寿命，可以用来系统升级，从而大大提高了控制器的性能。 發(fā)表于：2011/7/6 基于FPGA的RS232异步串行口IP核设计 数据采集系统经常采用UART异步串行通信接口作为系统的短距离串行通信。相对于传统的UART器件来说，把具有UART功能的IP核集成在FPGA中的更有利于提高数据采集系统的可靠性和稳定性，减小电路板面积。该系统设计的UART IP核通过仿真验证，经综合、编译、嵌入FPGA，成功实现系统通信。 發(fā)表于：2011/7/6 基于Q-Coder算术编码器的IP核设计 本文提出的一种实现算术编码的集成电路IP核，经过仿真和FPGA验证，能够符合JPEG2000标准，仿真结果表明，在相同的条件下，该IP核编码所需时间仅约为软件编码所需时间的40%，从而大大提高了算术编码的效率，使得将来其应用于实时处理系统成为可能；并且将来可以定制所需的ASIC电路，用于新一代数字照相机等具有广泛市场前景的 项目。 發(fā)表于：2011/7/6 一种基于PCI IP核的码流接收卡的设计 本系统采用FPGA加PCI IP核的模式实现对高速、大容量DVB传输流的实时传输，实现了系统设计的目标。选择PCI总线可以保证在足够的带宽下进行数据传输。FPGA的应用易于在线升级电路，扩充平台的功能。IP核的使用使硬件电路更为简洁、可靠。经过验证，本文设计的系统可以很好地实现DVB-ASI信号的接收功能，同时，也可以作为其它DVB-ASI应用的基础平台，有着良好的应用前景。 發(fā)表于：2011/7/6 SOC芯片技术及在安防集成系统中的应用 微电子的加工技术已达到这样的程度：能在硅片上制作出电子系统需要的所有部件，包括各种有源和无源的元器件、互连线，甚至机械部件。因此，已具有了由集成电路(IC)向系统集成（IS）发展的条件。 發(fā)表于：2011/7/6 基于PC和FPGA的运动控制系统 针对运动控制系统对高速度与高精度的要求，基于二次插补原理及最小偏差插补法，提出一种以PC机为主控制器、FPGA为从控制器的主从式运动控制系统的设计。主控制器的功能是对系统运行过程进行控制规划和粗插补；从控制器的功能是对加工进行精插补和执行速度控制。该系统在Matlab环境下进行了插补仿真，并在两轴数控雕刻床上进行了加工测试，验证了系统的可靠性与高精度。加工精度可达0.01 mm,为高精度、高速插补数控系统提供了有效的解决方案。 發(fā)表于：2011/7/5 基于SoPC的二维IDCT分布式算法的IP核研究 研究基于SoPC的视频解码系统中二维IDCT 硬件设计与实现。针对二维IDCT的运算量大、乘法运算多，导致占用FPGA资源多和系统速度慢等问题，其设计采用一维IDCT复用，研究分布式算法实现乘法累加，并使用偏移二进制编码来减小其查找表大小，其直接占用FPGA逻辑单元内的查找表LUT,没有寄存器或内置RAM。综合结果表明,芯片占用资源少、访问速度快，其最高可综合工作频率达到140.39 MHz。此外，基于Avalon总线接口实现二维IDCT IP核的SoPC Builder系统构建，在以Nios II处理器为核心SoPC视频解码系统中测试,结果表明,该IP核能提高视频解码速度20%以上，很大程度上增强了解码的实时性。 發(fā)表于：2011/7/5 <…382383384385386387388389390391…>
