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基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于Simulink的WiMAX-MIMO-OFDM物理層性能仿真

本文使用Simulink工具創(chuàng)建了基于IEEE 802．16e的WiMAX-MIMO-OFDMA物理層仿真模型，并針對快速時變?nèi)鹄ヂ湫诺?，運(yùn)用Bessel方程改進(jìn)了一種適用于Mobile WiMAX的信道估計算法，同時比較了線性插值、高斯插值和三次樣條插值在原有算法和改進(jìn)算法情況下的誤碼率性能。

發(fā)表于：2/5/2012

基于CPLD/DSP的賽車全電防滑剎車控制器設(shè)計

剎車控制器是由防滑控制器和電機(jī)驅(qū)動控制器組成。兩個控制器都是以DSP芯片為核心。防滑控制器主要是以滑移率為控制對象,輸出給定的剎車壓力,以DSP芯片為CPU,外加賽車和機(jī)輪速度信號調(diào)理電路等。電機(jī)驅(qū)動控制器主要是調(diào)節(jié)剎車壓力大小,并且控制電動機(jī)電流大小,也是以DSP芯片為CPU,再加外圍電路電動機(jī)電流反饋調(diào)理電路、過流保護(hù)電路、剎車壓力調(diào)理電路、四組三相全橋逆變電路等構(gòu)成電機(jī)驅(qū)動控制器。

發(fā)表于：2/5/2012

基于CPLD的DDS正交信號源的設(shè)計

由于傳統(tǒng)的多波形函數(shù)信號發(fā)生器需采用大量分離元件才能實(shí)現(xiàn)，且設(shè)計復(fù)雜，這里提出一種基于CPLD的多波形函數(shù)信號發(fā)生器。它采用CPLD作為函數(shù)信號發(fā)生器的處理器，以單片機(jī)和CPLD為核心，輔以必要的模擬和數(shù)字電路，構(gòu)成的基于DDS(直接數(shù)字頻率合成)技術(shù)、波形穩(wěn)定、精度較高的多功能函數(shù)信號發(fā)生器。

發(fā)表于：2/4/2012

第十四屆中國國際高新技術(shù)成果交易會電子展

中國國際高新技術(shù)成果交易會電子展ELEXCON（簡稱：高交會電子展）是中國科技第一展——高交會的重要組成部分，以專業(yè)性和國際性成為高交會獨(dú)具特色的專業(yè)展，同時被譽(yù)為中國最熱門的“電子元器件、材料與組裝展”。全面展示電子元器件、電子材料、制造設(shè)備、測試認(rèn)證服務(wù)等電子產(chǎn)業(yè)基礎(chǔ)產(chǎn)品、技術(shù)與方案。同期將推出被動元件、市場大會、大師講堂等熱門主題的系列活動。

發(fā)表于：2/3/2012

三款新器件提升了深受歡迎的LatticeECP3?FPGA系列的功耗效率和性能，縮小了封裝尺寸

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布，即可獲取增加至非常成功的LatticeECP3?FPGA系列的低功耗、高速和迷你封裝器件。新的增值器件是功耗和空間受限的專業(yè)攝像機(jī)、監(jiān)控攝像機(jī)、醫(yī)療圖像、視頻通信，和小尺寸的有線和無線應(yīng)用的理想選擇。LatticeECP3低功耗FPGA的功耗比標(biāo)準(zhǔn)的器件平均低30％，比高速FPGA運(yùn)行快10％。添加的新系列還包括業(yè)界最小的具有高速SERDES、DDR3存儲器接口的FPGA。具有SERDES的迷你FPGA比相同邏輯功能的標(biāo)準(zhǔn)LatticeECP3器件的尺寸小66％。

發(fā)表于：2/3/2012

基于DDS的電路板檢測儀信號源設(shè)計

基于DDS的電路板檢測儀信號源設(shè)計,針對某型導(dǎo)彈測試設(shè)備電路板檢測儀激勵信號源具體要求，采用了基于直接數(shù)字頻率合成技術(shù)(DDS)的信號發(fā)生器設(shè)計方法，介紹了DDS的工作原理，詳細(xì)闡述了基于FPGA設(shè)計DDS信號發(fā)生器的主要環(huán)節(jié)和實(shí)現(xiàn)的方法。采用了硬件描述語言VerilogHDL，完成了信號發(fā)生器的電路設(shè)計和功能仿真，并通過DE2-70開發(fā)板結(jié)合嵌入式邏輯分析儀SignalTapⅡ進(jìn)行了分析驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，該信號發(fā)生器能較好地產(chǎn)生所需激勵信號，具有較高的實(shí)用價值。

發(fā)表于：2/3/2012

基于DDS+PLL的X—Band信號源設(shè)計

將DDS和PLL技術(shù)結(jié)合起來，采用DDS直接激勵PLL的混合頻率合成方案完成了X波段微波變頻信號源的設(shè)計，一定程度上解決了頻率分辨率、頻率轉(zhuǎn)換速度和相位噪聲的問題，并完成了實(shí)機(jī)研制、系

發(fā)表于：2/3/2012

基于FPGA的PCM30/32路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計[圖]

本文主要依據(jù)PCM30/32基群信號的特點(diǎn)，結(jié)合FPGA建模仿真，利用QuartusⅡ8.0仿真綜合軟件，實(shí)現(xiàn)4路低速信號的同步時分復(fù)用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結(jié)果正確，在允許的信號延時下實(shí)現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設(shè)計，便于功能修改和擴(kuò)展，只需實(shí)時修改內(nèi)部參數(shù)即可。

發(fā)表于：2/3/2012

采用混合信號FPGA實(shí)現(xiàn)智能化熱管理

傳統(tǒng)上，人們一直采用熱敏電阻、熱耦或分離式溫度測量芯片來測量系統(tǒng)溫度。而且，隨著系統(tǒng)速度越來越快，系統(tǒng)的相對尺寸越來越小，溫度測量也變得越來越重要。

發(fā)表于：2/2/2012

基于FPGA和AD1836的I2S接口設(shè)計

AD1836是ADI公司新推出的一款高性能的單片聲碼器，適用于數(shù)字音頻系統(tǒng)。它采用5V供電，數(shù)字接口輸入輸出電平為LVTTL電平，可以直接和一般的FPGA連接。AD1836集成了3路立體的D/A和兩路立體的A/D，參考電壓為2.25V，為了降低信號的干擾，模擬信號的輸入輸出均采用差分的形式，輸入輸出模擬信號的最大峰峰值為5.6V。其中A/D和D/A的數(shù)字接口可以配置為I2S接口模式，本文主要以AD1836中的D/A為例介紹I2S接口的設(shè)計。

發(fā)表于：2/2/2012