頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 基于FPGA的高速SDRAM控制器的視頻應(yīng)用 SDRAM(同步動態(tài)存儲器)是一種應(yīng)用廣泛的存儲器，具有容量大、數(shù)據(jù)讀寫速度快、價格低廉等優(yōu)點，特別適合那些需要海量存儲器的應(yīng)用領(lǐng)域，例如視頻方面。 發(fā)表于：2/1/2012 賽靈思發(fā)布 ISE 13.4 設(shè)計套件進一步擴展對 7 系列的支持并提升設(shè)計生產(chǎn)力 最新版本包含全新 MicroBlaze 微控制器系統(tǒng)，支持二維眼圖掃描的增強型調(diào)試功能以及面向Artix-7和Virtex-7XTFPGA的部分可重配置功能 發(fā)表于：1/31/2012 基于CPLD的高速可程控數(shù)字延遲線系統(tǒng)的設(shè)計 針對蘭州重離子加速器冷卻儲存環(huán)（HIRFL-CSR）踢軌磁鐵（Kicker）電源的需要，設(shè)計了一種基于可編程邏輯器件（CPLD）的高速可程控數(shù)字延遲線系統(tǒng)。文中分析介紹了數(shù)字延遲線系統(tǒng)結(jié)構(gòu)、工作原理及CPLD芯片的設(shè)計并給出了仿真波形。該方案滿足了Kicker電源對脈沖進行適當延遲的要求，解決了Kicker電源系統(tǒng)脈沖同步的問題。 發(fā)表于：1/31/2012 基于ARM的FPGA加載配置實現(xiàn)方案 基于SRAM工藝FPGA在每次上電后需要進行配置，通常情況下FPGA的配置文件由片外專用的EPROM來加載。這種傳統(tǒng)配置方式是在FPGA的功能相對穩(wěn)定的情況下采用的。在系統(tǒng)設(shè)計要求配置速度高、容量大、以及遠程升級時，這種方法就顯得很不實際也不方便。本文介紹了通過ＡＲＭ對可編程器件進行配置的的設(shè)計和實現(xiàn)。 發(fā)表于：1/31/2012 FPGA與DS18B20型溫度傳感器通信的實現(xiàn) 在系統(tǒng)中，F(xiàn)PGA可以分擔許多主處理器的工作，提高整體實時性，降低CPU處理的嚴格實時約束，從而降低CPU軟件處理的難度。同時，由于ACTEL公司的ProASICplus系列FPGA的保密特性，可以增強產(chǎn)品知識產(chǎn)權(quán)的保護。 本設(shè)計應(yīng)用在電力監(jiān)控產(chǎn)品中。測量出的裝置內(nèi)部溫度用于電量測量精度補償和報警，對保證產(chǎn)品測量精度和可靠運行具有重要意義。48位ID值用于產(chǎn)品的惟一編碼標識和以太網(wǎng)MAC地址，便于產(chǎn)品生產(chǎn)、維護和管理。 發(fā)表于：1/31/2012 基于CPLD的單片機PCI接口設(shè)計 詳細闡述一種利用CPLD實現(xiàn)的8位單片機與PCI設(shè)備間的通信接口方案，給出用ABEL HDL編寫的主要源程序。該方案在實踐中檢驗通過。 發(fā)表于：1/31/2012 用于位置測量的PSoC微控制器與LVDT 與傳統(tǒng)微控制器相比，Cypress半導體公司的PSoC微控制器含有用戶可配置的邏輯和模擬模塊，簡化交流信號的生成與測量。PSoC器件具有無需連續(xù)CPU的干預就能生成模擬信號的獨特功能。PSoC靈活的模擬與數(shù)字模塊可以驅(qū)動一支LVDT，并無需外部電路就可以測量其輸出。圖1顯示的是LVDT接口的完整電路，圖2顯示的是PSoC微控制器的內(nèi)部電路框圖。 發(fā)表于：1/30/2012 基于FPGA的VGA圖象信號發(fā)生器設(shè)計 本文采用FPGA＋MCU方案，利用了Cyclone系列的FPGA高達上百兆的工作頻率特性為圖像數(shù)據(jù)處理提供了良好的實時性，其內(nèi)部集成的數(shù)字鎖相環(huán)為系統(tǒng)的工作時鐘提供的良好的穩(wěn)定性，其內(nèi)部嵌入的存儲器可以存儲一定容量的圖像信息，豐富的I/O資源可以隨即擴展外接大容量存儲器的特性，因此由 FPGA完成對圖像數(shù)據(jù)的處理及產(chǎn)生行場掃描時序信號。 發(fā)表于：1/30/2012 基于FPGA的新型數(shù)字電壓表設(shè)計 本文采用National Semiconductor。公司性能優(yōu)越的8位A／D轉(zhuǎn)換器ADC0809對模擬電壓采樣，以一片高性能FPGA芯片為控制核心，以軟件實現(xiàn)了諸多硬件功能，對電壓信號的轉(zhuǎn)換結(jié)果進行準確實時的運算處理并送出顯示。系統(tǒng)的主要功能都集成在一塊芯片上，大大減少了系統(tǒng)的分立元件數(shù)量，降低了功耗，增加了可靠性，較好地實現(xiàn)了電壓的精準測量。 發(fā)表于：1/30/2012 基于FPGA的非對稱同步FIFO設(shè)計 FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸出數(shù)據(jù)總線寬度相等，不能滿足這種應(yīng)用，因此通常采用輸入與輸出數(shù)據(jù)總線寬度均為8位的同步FIFO作為它們之間的數(shù)據(jù)緩沖，并對MCU數(shù)據(jù)總線的高8位采用軟件進行屏蔽，或是在同步FIFO外圍增加數(shù)據(jù)鎖存器及邏輯控制器件的方法解決。為了提高效率和降低系統(tǒng)設(shè)計的難度，本文采用VHDL描述語言，充分利用Xilinx公司Spartan II FPGA的系統(tǒng)資源，設(shè)計實現(xiàn)了一種非對稱同步FIFO(輸入與輸出數(shù)據(jù)總線寬度不一致的同步FIFO)，它不僅提供數(shù)據(jù)緩沖，而且能進行數(shù)據(jù)總線寬度的轉(zhuǎn)換。 發(fā)表于：1/30/2012 ?…317318319320321322323324325326…?
