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NI-LabVIEW 2025

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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

三款新器件提升了深受歡迎的LatticeECP3?FPGA系列的功耗效率和性能，縮小了封裝尺寸

萊迪思半導(dǎo)體公司（NASDAQ: LSCC）今日宣布，即可獲取增加至非常成功的LatticeECP3?FPGA系列的低功耗、高速和迷你封裝器件。新的增值器件是功耗和空間受限的專(zhuān)業(yè)攝像機(jī)、監(jiān)控?cái)z像機(jī)、醫(yī)療圖像、視頻通信，和小尺寸的有線(xiàn)和無(wú)線(xiàn)應(yīng)用的理想選擇。LatticeECP3低功耗FPGA的功耗比標(biāo)準(zhǔn)的器件平均低30％，比高速FPGA運(yùn)行快10％。添加的新系列還包括業(yè)界最小的具有高速SERDES、DDR3存儲(chǔ)器接口的FPGA。具有SERDES的迷你FPGA比相同邏輯功能的標(biāo)準(zhǔn)LatticeECP3器件的尺寸小66％。

發(fā)表于：2/3/2012

基于DDS的電路板檢測(cè)儀信號(hào)源設(shè)計(jì)

基于DDS的電路板檢測(cè)儀信號(hào)源設(shè)計(jì),針對(duì)某型導(dǎo)彈測(cè)試設(shè)備電路板檢測(cè)儀激勵(lì)信號(hào)源具體要求，采用了基于直接數(shù)字頻率合成技術(shù)(DDS)的信號(hào)發(fā)生器設(shè)計(jì)方法，介紹了DDS的工作原理，詳細(xì)闡述了基于FPGA設(shè)計(jì)DDS信號(hào)發(fā)生器的主要環(huán)節(jié)和實(shí)現(xiàn)的方法。采用了硬件描述語(yǔ)言VerilogHDL，完成了信號(hào)發(fā)生器的電路設(shè)計(jì)和功能仿真，并通過(guò)DE2-70開(kāi)發(fā)板結(jié)合嵌入式邏輯分析儀SignalTapⅡ進(jìn)行了分析驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，該信號(hào)發(fā)生器能較好地產(chǎn)生所需激勵(lì)信號(hào)，具有較高的實(shí)用價(jià)值。

發(fā)表于：2/3/2012

基于DDS+PLL的X—Band信號(hào)源設(shè)計(jì)

將DDS和PLL技術(shù)結(jié)合起來(lái)，采用DDS直接激勵(lì)PLL的混合頻率合成方案完成了X波段微波變頻信號(hào)源的設(shè)計(jì)，一定程度上解決了頻率分辨率、頻率轉(zhuǎn)換速度和相位噪聲的問(wèn)題，并完成了實(shí)機(jī)研制、系

發(fā)表于：2/3/2012

基于FPGA的PCM30/32路系統(tǒng)信號(hào)同步數(shù)字復(fù)接設(shè)計(jì)[圖]

本文主要依據(jù)PCM30/32基群信號(hào)的特點(diǎn)，結(jié)合FPGA建模仿真，利用QuartusⅡ8.0仿真綜合軟件，實(shí)現(xiàn)4路低速信號(hào)的同步時(shí)分復(fù)用，提高信號(hào)傳輸效率；并在分解端將其分解還原為4路原始信號(hào)。功能仿真結(jié)果正確，在允許的信號(hào)延時(shí)下實(shí)現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設(shè)計(jì)，便于功能修改和擴(kuò)展，只需實(shí)時(shí)修改內(nèi)部參數(shù)即可。

發(fā)表于：2/3/2012

采用混合信號(hào)FPGA實(shí)現(xiàn)智能化熱管理

傳統(tǒng)上，人們一直采用熱敏電阻、熱耦或分離式溫度測(cè)量芯片來(lái)測(cè)量系統(tǒng)溫度。而且，隨著系統(tǒng)速度越來(lái)越快，系統(tǒng)的相對(duì)尺寸越來(lái)越小，溫度測(cè)量也變得越來(lái)越重要。

發(fā)表于：2/2/2012

基于FPGA和AD1836的I2S接口設(shè)計(jì)

AD1836是ADI公司新推出的一款高性能的單片聲碼器，適用于數(shù)字音頻系統(tǒng)。它采用5V供電，數(shù)字接口輸入輸出電平為L(zhǎng)VTTL電平，可以直接和一般的FPGA連接。AD1836集成了3路立體的D/A和兩路立體的A/D，參考電壓為2.25V，為了降低信號(hào)的干擾，模擬信號(hào)的輸入輸出均采用差分的形式，輸入輸出模擬信號(hào)的最大峰峰值為5.6V。其中A/D和D/A的數(shù)字接口可以配置為I2S接口模式，本文主要以AD1836中的D/A為例介紹I2S接口的設(shè)計(jì)。

發(fā)表于：2/2/2012

如何實(shí)現(xiàn)微控制器與FPGA的接口設(shè)計(jì)

將近一半的嵌入式設(shè)計(jì)用到FPGA，僅次于微控制器。FPGA可用于執(zhí)行任何膠合邏輯、自定義IP 、計(jì)算密集型算法加速器。通過(guò)采取一些處理任務(wù)， FPGA可以幫助提高系統(tǒng)性能，從而使單片機(jī)從周期密集的任務(wù)中騰出部分時(shí)間。FPGA還提供優(yōu)良的性能特點(diǎn)和更的靈活性，以適應(yīng)不斷變化的標(biāo)準(zhǔn)。

發(fā)表于：2/2/2012

Virtex-5 FPGA設(shè)計(jì)Gbps無(wú)線(xiàn)通信基站

本文基于Virtex-5FPGA設(shè)計(jì)面向未來(lái)移動(dòng)通信標(biāo)準(zhǔn)的Gbps無(wú)線(xiàn)通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復(fù)雜信號(hào)處理算法，實(shí)現(xiàn)1Gbps速率的無(wú)線(xiàn)通信。

發(fā)表于：2/2/2012

基于Virtex5高性能FPGA的脈沖激光測(cè)距系統(tǒng)設(shè)計(jì)

不用門(mén)控電路控制脈沖計(jì)數(shù)，而直接利用高速數(shù)據(jù)采集器件及計(jì)算機(jī)進(jìn)行數(shù)據(jù)采集和處理，可以獲得大量的回波信息。面對(duì)高速率的傳輸數(shù)據(jù)，高性能FPGA的接口設(shè)計(jì)便成為連接前端A／D與后端信號(hào)處理器的紐帶。

發(fā)表于：2/2/2012

基于C8051F340單片機(jī)和CPLD的紅外溫度監(jiān)測(cè)系統(tǒng)的設(shè)計(jì)

系統(tǒng)基本實(shí)現(xiàn)了溫度的采集和傳輸功能，并能通過(guò)VC6．0將數(shù)據(jù)保存，提供給matlab等數(shù)學(xué)分析軟件進(jìn)行數(shù)據(jù)分析，實(shí)驗(yàn)證明了利用CPLD可以很精確地實(shí)現(xiàn)對(duì)傳感器的分時(shí)控制，C8051F340利用USBXpress提供的API進(jìn)行USB開(kāi)發(fā)極大地簡(jiǎn)化了開(kāi)發(fā)流程。實(shí)驗(yàn)只進(jìn)行了簡(jiǎn)單的框架搭建，這里只是對(duì)基于CPLD進(jìn)行時(shí)分復(fù)用方法采集傳感器數(shù)據(jù)并且使用C8051F340利用USB總線(xiàn)與計(jì)算機(jī)進(jìn)行通信的可行性進(jìn)行了驗(yàn)證，完善穩(wěn)定的系統(tǒng)仍需要大量的后期工作去完成。

發(fā)表于：2/2/2012