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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿(mǎn)足機(jī)載顯示器畫(huà)面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿(mǎn)足機(jī)載顯示器畫(huà)面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

基于CPLD的步進(jìn)電機(jī)驅(qū)動(dòng)模塊設(shè)計(jì)

數(shù)控技術(shù)是以數(shù)字量編程實(shí)現(xiàn)控制機(jī)械或其他設(shè)備自動(dòng)工作的技術(shù)，數(shù)控機(jī)床就是采用了數(shù)控技術(shù)的機(jī)床，或者說(shuō)裝備了數(shù)控系統(tǒng)的機(jī)床。機(jī)床數(shù)控系統(tǒng)主要由幾個(gè)部分組成：零件加工程序的輸入、數(shù)據(jù)處理、插補(bǔ)計(jì)算和運(yùn)動(dòng)機(jī)構(gòu)的控制。本文主要介紹最后一個(gè)部分運(yùn)動(dòng)機(jī)構(gòu)的控制，即如何控制電機(jī)的動(dòng)作。可選的電機(jī)有很多種，在這里我們選擇步進(jìn)電機(jī)。

發(fā)表于：2012/2/13

基于單片機(jī)及FPGA的程控濾波器設(shè)計(jì)與實(shí)現(xiàn)

本系統(tǒng)放大器增益范圍10～60dB，通頻帶1～200kHz，增益誤差小于1％。濾波器截止頻率范圍1～30kHz，誤差小于1．5％。橢圓濾波器截止頻率誤差為0，在150kHz處幅度幾乎衰減到0。誤差主要來(lái)源于時(shí)鐘頻率，當(dāng)截止頻率為20kHz的時(shí)候，所需最高的時(shí)鐘頻率為2MHz，不能保證很好的時(shí)鐘沿，而且時(shí)鐘頻率也不可能精確地控制，以及放大器的非線(xiàn)性誤差。此外，利用DAC0800和有效值檢波電路實(shí)現(xiàn)了幅頻特性測(cè)試儀，系統(tǒng)整體性能良好。整個(gè)系統(tǒng)在單片機(jī)和FPGA的有機(jī)結(jié)合、協(xié)同控制下，工作穩(wěn)定，測(cè)量精度高，人機(jī)交互靈活。

發(fā)表于：2012/2/13

WCSP 在克服各種挑戰(zhàn)的同時(shí)不斷發(fā)展

晶圓芯片級(jí)封裝 (WCSP) 去掉了許多傳統(tǒng)的封裝步驟，例如：裸片焊接、引線(xiàn)接合以及芯片級(jí)倒裝片 (flip chip) 連接工藝等。這種方法使半導(dǎo)體客戶(hù)加速了產(chǎn)品上市進(jìn)程。WCSP 應(yīng)用正擴(kuò)展到一些新領(lǐng)域，并逐漸出現(xiàn)基于引腳數(shù)量和器件類(lèi)型的細(xì)分市場(chǎng)。集成無(wú)源分立 RF 和存儲(chǔ)器件的 WCSP 應(yīng)用也正擴(kuò)展到邏輯 IC 和 MEMS。但是這種發(fā)展也帶來(lái)了許多挑戰(zhàn)，包括裸片尺寸和引腳數(shù)的增長(zhǎng)對(duì)板級(jí)可靠性所產(chǎn)生的影響。本文將介紹我們當(dāng)前面臨的諸多挑戰(zhàn)，以及集成化和硅過(guò)孔 (TSV) 技術(shù)等一些未來(lái)發(fā)展趨勢(shì)。

發(fā)表于：2012/2/13

基于DSP的視頻采集系統(tǒng)仿真設(shè)計(jì)

數(shù)字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應(yīng)用，設(shè)計(jì)一種功能靈活、使用方便、便于嵌入到系統(tǒng)中的視頻信號(hào)采集電路具有重要的實(shí)用意義。

發(fā)表于：2012/2/12

基于Simulink的OSEK嵌入式軟件開(kāi)發(fā)方法

目前越來(lái)越多的汽車(chē)電子系統(tǒng)的開(kāi)發(fā)借助Matlab／Simulink，并且其已變成標(biāo)準(zhǔn)的開(kāi)發(fā)工具。本文提出的軟件開(kāi)發(fā)方法基于Sireulink環(huán)境和OSEK OS規(guī)范。在Simulink環(huán)境下開(kāi)發(fā)的算法可以結(jié)合OSEK RTOS(本文為修改過(guò)的μC／OS-II)直接應(yīng)用到目標(biāo)硬件上。該方法已通過(guò)實(shí)例進(jìn)行了驗(yàn)證，與傳統(tǒng)方法比較極大地縮短了開(kāi)發(fā)時(shí)間。

發(fā)表于：2012/2/12

Cypress CY8CKIT-001 PSoC3系列開(kāi)發(fā)方案

Cypress公司的CY8CKIT-001PSoC3系列開(kāi)發(fā)套件(DVK)是通用的開(kāi)發(fā)平臺(tái),用來(lái)評(píng)估采用PSoC1,PSoC3或PSoC5架構(gòu)的不同解決方案和原型,可以實(shí)現(xiàn)硬件,固件和軟件開(kāi)發(fā).開(kāi)發(fā)套件(DVK)還包括了PSoC1,PSoC3或PSoC5系列處理器模塊.

發(fā)表于：2012/2/12

基于FPGA的乒乓球游戲的設(shè)計(jì)與實(shí)現(xiàn)

FPGA(FieldProgrammableGateArray)，現(xiàn)場(chǎng)可編程門(mén)陣列。它是繼PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的成果。它作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)

發(fā)表于：2012/2/12

基于CPLD和接觸式圖像傳感器的圖像采集系統(tǒng)

本文依靠接觸式圖像傳感器，采用CPLD與DSP相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了適用于實(shí)時(shí)高速圖像處理的圖像采集系統(tǒng)。在系統(tǒng)中，采用兩幀輪換存儲(chǔ)的方式，消除了DSP的等待時(shí)間，使采集系統(tǒng)和處理系統(tǒng)可以并行獨(dú)立工作，采用復(fù)雜可編程邏輯器件，使系統(tǒng)集成度高，通用性強(qiáng)，接口簡(jiǎn)單，并且可以重復(fù)編程和系統(tǒng)升級(jí)，為實(shí)現(xiàn)一個(gè)高速實(shí)時(shí)的圖像處理系統(tǒng)提供了基礎(chǔ)。

發(fā)表于：2012/2/12

PCB技術(shù)在高速設(shè)計(jì)中的特性阻抗問(wèn)題

在高速設(shè)計(jì)中，可控阻抗板和線(xiàn)路的特性阻抗是最重要和最普遍的問(wèn)題之一。首先了解一下傳輸線(xiàn)的定義：傳輸線(xiàn)由兩個(gè)具有一定長(zhǎng)度的導(dǎo)體組成，一個(gè)導(dǎo)體用來(lái)發(fā)送信號(hào)，另一個(gè)用來(lái)接收信號(hào)（切記“回路”取代“地”的概念）。在一個(gè)多層板中，每一條線(xiàn)路都是傳輸線(xiàn)的組成部分，鄰近的參考平面可作為第二條線(xiàn)路或回路。一條線(xiàn)路成為“性能良好”傳輸線(xiàn)的關(guān)鍵是使它的特性阻抗在整個(gè)線(xiàn)路中保持恒定。

發(fā)表于：2012/2/12

基于FPGA的新型虛擬邏輯分析儀的設(shè)計(jì)

提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)。該系統(tǒng)對(duì)采集到的模擬或數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和邏輯分析。通過(guò)FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖，通過(guò)PCI總線(xiàn)將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤(pán)管理卡，由硬盤(pán)管理卡將數(shù)據(jù)存入海量硬盤(pán)。

發(fā)表于：2012/2/11