成全高清视频免费观看,黄软件下载,jk漫画

頭條

AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

基于單片機(jī)及FPGA的程控濾波器設(shè)計(jì)與實(shí)現(xiàn)

本系統(tǒng)放大器增益范圍10～60dB，通頻帶1～200kHz，增益誤差小于1％。濾波器截止頻率范圍1～30kHz，誤差小于1．5％。橢圓濾波器截止頻率誤差為0，在150kHz處幅度幾乎衰減到0。誤差主要來(lái)源于時(shí)鐘頻率，當(dāng)截止頻率為20kHz的時(shí)候，所需最高的時(shí)鐘頻率為2MHz，不能保證很好的時(shí)鐘沿，而且時(shí)鐘頻率也不可能精確地控制，以及放大器的非線性誤差。此外，利用DAC0800和有效值檢波電路實(shí)現(xiàn)了幅頻特性測(cè)試儀，系統(tǒng)整體性能良好。整個(gè)系統(tǒng)在單片機(jī)和FPGA的有機(jī)結(jié)合、協(xié)同控制下，工作穩(wěn)定，測(cè)量精度高，人機(jī)交互靈活。

發(fā)表于：2/13/2012

WCSP 在克服各種挑戰(zhàn)的同時(shí)不斷發(fā)展

晶圓芯片級(jí)封裝 (WCSP) 去掉了許多傳統(tǒng)的封裝步驟，例如：裸片焊接、引線接合以及芯片級(jí)倒裝片 (flip chip) 連接工藝等。這種方法使半導(dǎo)體客戶加速了產(chǎn)品上市進(jìn)程。WCSP 應(yīng)用正擴(kuò)展到一些新領(lǐng)域，并逐漸出現(xiàn)基于引腳數(shù)量和器件類型的細(xì)分市場(chǎng)。集成無(wú)源分立 RF 和存儲(chǔ)器件的 WCSP 應(yīng)用也正擴(kuò)展到邏輯 IC 和 MEMS。但是這種發(fā)展也帶來(lái)了許多挑戰(zhàn)，包括裸片尺寸和引腳數(shù)的增長(zhǎng)對(duì)板級(jí)可靠性所產(chǎn)生的影響。本文將介紹我們當(dāng)前面臨的諸多挑戰(zhàn)，以及集成化和硅過(guò)孔 (TSV) 技術(shù)等一些未來(lái)發(fā)展趨勢(shì)。

發(fā)表于：2/13/2012

基于DSP的視頻采集系統(tǒng)仿真設(shè)計(jì)

數(shù)字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應(yīng)用，設(shè)計(jì)一種功能靈活、使用方便、便于嵌入到系統(tǒng)中的視頻信號(hào)采集電路具有重要的實(shí)用意義。

發(fā)表于：2/12/2012

基于Simulink的OSEK嵌入式軟件開發(fā)方法

目前越來(lái)越多的汽車電子系統(tǒng)的開發(fā)借助Matlab／Simulink，并且其已變成標(biāo)準(zhǔn)的開發(fā)工具。本文提出的軟件開發(fā)方法基于Sireulink環(huán)境和OSEK OS規(guī)范。在Simulink環(huán)境下開發(fā)的算法可以結(jié)合OSEK RTOS(本文為修改過(guò)的μC／OS-II)直接應(yīng)用到目標(biāo)硬件上。該方法已通過(guò)實(shí)例進(jìn)行了驗(yàn)證，與傳統(tǒng)方法比較極大地縮短了開發(fā)時(shí)間。

發(fā)表于：2/12/2012

Cypress CY8CKIT-001 PSoC3系列開發(fā)方案

Cypress公司的CY8CKIT-001PSoC3系列開發(fā)套件(DVK)是通用的開發(fā)平臺(tái),用來(lái)評(píng)估采用PSoC1,PSoC3或PSoC5架構(gòu)的不同解決方案和原型,可以實(shí)現(xiàn)硬件,固件和軟件開發(fā).開發(fā)套件(DVK)還包括了PSoC1,PSoC3或PSoC5系列處理器模塊.

發(fā)表于：2/12/2012

基于FPGA的乒乓球游戲的設(shè)計(jì)與實(shí)現(xiàn)

FPGA(FieldProgrammableGateArray)，現(xiàn)場(chǎng)可編程門陣列。它是繼PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的成果。它作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)

發(fā)表于：2/12/2012

基于CPLD和接觸式圖像傳感器的圖像采集系統(tǒng)

本文依靠接觸式圖像傳感器，采用CPLD與DSP相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了適用于實(shí)時(shí)高速圖像處理的圖像采集系統(tǒng)。在系統(tǒng)中，采用兩幀輪換存儲(chǔ)的方式，消除了DSP的等待時(shí)間，使采集系統(tǒng)和處理系統(tǒng)可以并行獨(dú)立工作，采用復(fù)雜可編程邏輯器件，使系統(tǒng)集成度高，通用性強(qiáng)，接口簡(jiǎn)單，并且可以重復(fù)編程和系統(tǒng)升級(jí)，為實(shí)現(xiàn)一個(gè)高速實(shí)時(shí)的圖像處理系統(tǒng)提供了基礎(chǔ)。

發(fā)表于：2/12/2012

PCB技術(shù)在高速設(shè)計(jì)中的特性阻抗問(wèn)題

在高速設(shè)計(jì)中，可控阻抗板和線路的特性阻抗是最重要和最普遍的問(wèn)題之一。首先了解一下傳輸線的定義：傳輸線由兩個(gè)具有一定長(zhǎng)度的導(dǎo)體組成，一個(gè)導(dǎo)體用來(lái)發(fā)送信號(hào)，另一個(gè)用來(lái)接收信號(hào)（切記“回路”取代“地”的概念）。在一個(gè)多層板中，每一條線路都是傳輸線的組成部分，鄰近的參考平面可作為第二條線路或回路。一條線路成為“性能良好”傳輸線的關(guān)鍵是使它的特性阻抗在整個(gè)線路中保持恒定。

發(fā)表于：2/12/2012

基于FPGA的新型虛擬邏輯分析儀的設(shè)計(jì)

提出了一種基于FPGA的虛擬邏輯分析儀的設(shè)計(jì)。該系統(tǒng)對(duì)采集到的模擬或數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和邏輯分析。通過(guò)FPGA控制數(shù)據(jù)單次或連續(xù)采集、緩沖，通過(guò)PCI總線將緩沖區(qū)數(shù)據(jù)轉(zhuǎn)移到硬盤管理卡，由硬盤管理卡將數(shù)據(jù)存入海量硬盤。

發(fā)表于：2/11/2012

DDS調(diào)頻信號(hào)發(fā)生器的FPGA電路設(shè)計(jì)

用FPGA實(shí)現(xiàn)DDS調(diào)頻信號(hào)電路較采用專用DDS芯片更為靈活，只要改變FPGA中ROM內(nèi)的數(shù)據(jù)和控制參數(shù)，DDS就可以產(chǎn)生任意調(diào)制波形，且分辨率高，具有相當(dāng)大的靈活性。相比之下，DDS的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且FPGA芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)。另外，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買專用芯片的價(jià)格則是前者的很多倍。所以采用FPGA來(lái)設(shè)計(jì)DDS系統(tǒng)具有很高的性價(jià)比。

發(fā)表于：2/11/2012