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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時(shí)間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買(mǎi)下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

基于FPGA的圖像預(yù)處理系統(tǒng)

新一代的FPGA集成了CPU或DSP內(nèi)核，可以在一片F(xiàn)PGA上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)SOPC提供了強(qiáng)大的硬件支持。本文介紹的是利用FPGA并行處理和計(jì)算能力，以Altera FPGA Stratix EP1S40為系統(tǒng)控制的核心實(shí)現(xiàn)的SOPC。

發(fā)表于：4/4/2012

基于FPGA的前向糾錯(cuò)算法

研究數(shù)字音頻無(wú)線(xiàn)傳輸中的前向糾錯(cuò)(FEC)算法的設(shè)計(jì)及實(shí)現(xiàn)，對(duì)前向糾錯(cuò)中的主要功能模塊，如RS編解碼、交織器與解交織器等給出基本算法及基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和硬件描述語(yǔ)言的解決方案。選用硬件描述語(yǔ)言VerilogHDL，在開(kāi)發(fā)工具QuartusII4．2中完成軟核的綜合、布局布線(xiàn)和匯編，在Modelsim中進(jìn)行時(shí)序仿真驗(yàn)證，最終下栽到開(kāi)發(fā)板中進(jìn)行電路驗(yàn)證及測(cè)試。

發(fā)表于：4/3/2012

基于FPGA的總線(xiàn)型LVDS通信系統(tǒng)設(shè)計(jì)

我們用FPGA芯片自行設(shè)計(jì)BLVDS內(nèi)核及擴(kuò)展部分。相比之下，使用FPGA可大幅減少芯片數(shù)量，降低成本，提高系統(tǒng)可靠性，同時(shí)具有更大的靈活性和向后兼容性。由于目前尚無(wú)實(shí)用的16位VLVDS收發(fā)器芯片問(wèn)世，本設(shè)計(jì)也填補(bǔ)了專(zhuān)用芯片（ASIC）的空白。

發(fā)表于：4/3/2012

基于FPGA的二值圖像連通域標(biāo)記快速算法實(shí)現(xiàn)

針對(duì)高速圖像目標(biāo)實(shí)時(shí)識(shí)別和跟蹤任務(wù)，需要利用系統(tǒng)中有限的硬件資源實(shí)現(xiàn)高速、準(zhǔn)確的二值圖像連通域標(biāo)記，提出了一種適合FPGA實(shí)現(xiàn)的二值圖像連通域標(biāo)記快速算法。算法以快捷、有效的方式識(shí)別、并記錄區(qū)域間復(fù)雜的連通關(guān)系。與傳統(tǒng)的二值圖像標(biāo)記算法相比，該算法具有運(yùn)算簡(jiǎn)單性、規(guī)則性和可擴(kuò)展性的特點(diǎn)。利用FPGA實(shí)現(xiàn)該算法時(shí)，能夠準(zhǔn)確有效的識(shí)別出圖像中復(fù)雜的連通關(guān)系，產(chǎn)生正確的標(biāo)記結(jié)果。在100MHz工作時(shí)鐘下，處理384×288像素的紅外圖像能夠達(dá)到400幀／s以上的標(biāo)記速度，足夠滿(mǎn)足實(shí)時(shí)目標(biāo)識(shí)別系統(tǒng)的要求。

發(fā)表于：4/3/2012

交換位技術(shù)改進(jìn)FPGA-PWM計(jì)數(shù)器性能

簡(jiǎn)單改變FPGA計(jì)數(shù)器規(guī)格使作為DAC功能PWM計(jì)數(shù)器的紋波降低。

發(fā)表于：4/3/2012

FPGA實(shí)現(xiàn)安全可靠的藍(lán)牙通信

藍(lán)牙技術(shù)注定會(huì)成為一項(xiàng)通用的低成本無(wú)線(xiàn)技術(shù)，可適用于一系列范圍廣泛的數(shù)據(jù)通信應(yīng)用。但仍有兩個(gè)主要方面需要進(jìn)一步的考慮，即有關(guān)藍(lán)牙通信中的數(shù)據(jù)安全性和數(shù)據(jù)完整性的問(wèn)題。這兩個(gè)方面會(huì)限制藍(lán)牙技術(shù)的適用范圍。在設(shè)計(jì)無(wú)線(xiàn)產(chǎn)品時(shí)，通過(guò)采用可編程邏輯，可以使藍(lán)牙技術(shù)同時(shí)滿(mǎn)足數(shù)據(jù)安全性和完整性的要求。

發(fā)表于：4/2/2012

基于DSP和FPGA的磁浮列車(chē)同步485通信方式

測(cè)速定位單元緊鄰懸浮電磁鐵及長(zhǎng)定子繞組和鐵心，處于懸浮磁場(chǎng)和牽引磁場(chǎng)中，電磁環(huán)境非常復(fù)雜，這對(duì)其通信設(shè)備的電磁兼容性能提出了很高的要求。另外，為滿(mǎn)足牽引控制系統(tǒng)的需求，測(cè)速定位信號(hào)的精度要求相當(dāng)高。因此，測(cè)速定位信號(hào)傳輸?shù)乃俣?、?shí)時(shí)性及可靠性都面臨挑戰(zhàn)。基于以上考慮，本文提出了基于DSP和FPGA的磁浮列車(chē)同步485通信方式的研究，以解決上述挑戰(zhàn)。

發(fā)表于：4/2/2012

SDRAM通用控制器的FPGA模塊化設(shè)計(jì)

介紹了一種SDRAM通用控制器的FPGA模塊化解決方案。基于FPGA的SDRAM控制器，以其可靠性高、可移植性強(qiáng)、易于集成的特點(diǎn)，已逐漸取代了以往的專(zhuān)用控制器芯片而成為主流解決方案。

發(fā)表于：4/2/2012

LatticeECP FPGA系列:AMC評(píng)估開(kāi)發(fā)方案

Lattice公司的LatticeECP3 FPGA系列可提供高性能特性如增強(qiáng)的DSP架構(gòu)，高速SERDES和高速源同步接口。LatticeECP3采用65nm技術(shù)，查找表(LUT)高達(dá)149k邏輯單元，支持高達(dá)486個(gè)用戶(hù)I/O，提供高達(dá)320個(gè)18×18乘法器和各種并行I/O標(biāo)準(zhǔn)，主要用于對(duì)成本和功耗敏感的無(wú)線(xiàn)基礎(chǔ)設(shè)備和有線(xiàn)通信。

發(fā)表于：4/2/2012

降低FPGA設(shè)計(jì)的功耗是一種協(xié)調(diào)和平衡藝術(shù)

采用FPGA進(jìn)行低功耗設(shè)計(jì)并不是一件容易的事,盡管有許多方法可以降低功耗。FPGA的類(lèi)型、IP核、系統(tǒng)設(shè)計(jì)、軟件算法、功耗分析工具及個(gè)人設(shè)計(jì)方法都會(huì)對(duì)產(chǎn)品功耗產(chǎn)生影響。值得注意的是,如果使用不當(dāng),有些方法反而會(huì)增加功耗,因此必須根據(jù)實(shí)際情況選擇適當(dāng)?shù)脑O(shè)計(jì)方法。

發(fā)表于：4/1/2012