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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時(shí)間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

FPGA仿真方法介紹及其仿真程序設(shè)計(jì)

交互式仿真方法：利用EDA工具的仿真器進(jìn)行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時(shí)不便于觀察和比較。測(cè)試平臺(tái)法：為設(shè)計(jì)模塊專門設(shè)計(jì)的仿真程序，可以實(shí)現(xiàn)對(duì)被測(cè)模塊自動(dòng)輸入測(cè)試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。

發(fā)表于：3/15/2012

基于FPGA的智能控制器設(shè)計(jì)及測(cè)試方法

由于FPGA在智能控制器方面的大量使用，設(shè)計(jì)后的測(cè)試便成了設(shè)計(jì)者在開發(fā)過程中必須重點(diǎn)考慮的問題，同時(shí)，一種好的測(cè)試方法不僅能及早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，而且能提高設(shè)計(jì)的可靠性。目前基于VHDL描述的智能控制器測(cè)試一般是通過開環(huán)時(shí)序仿真來驗(yàn)證其邏輯設(shè)計(jì)的正確性，而對(duì)于一些輸入激勵(lì)信號(hào)不固定或比較多的智能控制器來說，開環(huán)時(shí)序仿真并不能確切模擬控制器的激勵(lì)輸入信號(hào)。由此，本文在開環(huán)時(shí)序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder和Modelsim的閉環(huán)時(shí)序仿真測(cè)試方法，并借助于某一特定智能控制器的設(shè)計(jì)對(duì)該閉環(huán)測(cè)試方法進(jìn)行了較為深入的研究。

發(fā)表于：3/14/2012

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計(jì)

提出IPv6路由器PoS接口的設(shè)計(jì)原則，給出基于PMC公司的PM5380型8×155Mbit/s電路和Xilinx公司VIRTEX-II PRO型大規(guī)?？删幊唐骷?55Mbit/s PoS接口硬件設(shè)計(jì)與實(shí)現(xiàn)方案，并對(duì)其中關(guān)鍵的FPGA設(shè)計(jì)技術(shù)做了描述。

發(fā)表于：3/14/2012

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

通過對(duì)FPGA進(jìn)行VHDL編程，實(shí)現(xiàn)了將速率為N×64Kbps (N=1~124)的HDLC數(shù)據(jù)按比特分接至M路(M=1~4)E1信道中傳輸,并充分利用E1奇幀的TS0時(shí)隙,為用戶提供12Kbps的同步數(shù)據(jù)傳輸通道,而且允許各路E1有64ms的時(shí)延。本文設(shè)計(jì)的HDLC轉(zhuǎn)E1傳輸控制器也可以作為其它協(xié)議轉(zhuǎn)換器的一個(gè)過渡橋梁。例如可以將10Base-T的以太網(wǎng)信號(hào)，先經(jīng)過以太網(wǎng)轉(zhuǎn)HDLC協(xié)議控制器(如ADMtek公司生產(chǎn)的ADM6993芯片)，然后通過HDLC轉(zhuǎn)E1傳輸控制器，從而實(shí)現(xiàn)了Ethernet over TDM的功能。

發(fā)表于：3/14/2012

利用SignalTap II邏輯分析儀調(diào)試FPGA

伴隨著EDA工具的快速發(fā)展，一種新的調(diào)試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調(diào)試的要求，它具有無干擾、便于升級(jí)、使用簡(jiǎn)單、價(jià)格低廉等特點(diǎn)。本文將介紹SignalTap II邏輯分析儀的主要特點(diǎn)和使用流程，并以一個(gè)實(shí)例介紹該分析儀具體的操作方法和步驟。

發(fā)表于：3/14/2012

FPGA在大幅面高速彩色噴繪機(jī)噴頭接口中的應(yīng)用

研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機(jī)噴頭與上位機(jī)之間數(shù)據(jù)傳輸以及接口數(shù)據(jù)傳輸?shù)木彺婺K。該設(shè)計(jì)在保證數(shù)據(jù)傳輸實(shí)時(shí)性的前提下，解決了噴頭和上位機(jī)像素?cái)?shù)據(jù)格式方向不一致的問題，并消除了部分?jǐn)?shù)據(jù)冗余。

發(fā)表于：3/13/2012

直擴(kuò)OQPSK系統(tǒng)載波跟蹤的設(shè)計(jì)及FPGA實(shí)現(xiàn)

載波同步是無線通信系統(tǒng)中一個(gè)重要的實(shí)際問題，是基帶信號(hào)處理的關(guān)鍵技術(shù)。導(dǎo)致載波頻率及相位不確定性的主要因素有：一是頻率源的漂移會(huì)引起載波頻率的漂移；二是電波傳輸?shù)臅r(shí)延會(huì)產(chǎn)生載波相位的偏移；三是多普勒頻移，即在發(fā)射機(jī)和接收機(jī)產(chǎn)生相對(duì)移動(dòng)時(shí)，會(huì)產(chǎn)生多普勒頻移，從而導(dǎo)致載波頻率的偏移；四是多徑效應(yīng)，即信號(hào)在傳輸過程中由于多路徑(發(fā)射、折射1傳播引起多徑效應(yīng)，從而帶來載波頻率和相位的延遲。

發(fā)表于：3/12/2012

基于IP集成的RS碼+DQPSK系統(tǒng)設(shè)計(jì)

綜上所述，基于IP系統(tǒng)集成的最大優(yōu)點(diǎn)是：相對(duì)于純軟件方法：可以更好的解決速度、實(shí)時(shí)性和并行性問題，便于系統(tǒng)的開發(fā)。相對(duì)于純硬件方法：有著靈活性和開發(fā)周期短的優(yōu)勢(shì)明顯。測(cè)試方面：通過軟件模擬和硬件仿真相結(jié)合的方法驗(yàn)證系統(tǒng)，有較強(qiáng)的綜合性。

發(fā)表于：3/12/2012

基于FPGA的嵌入式智能管理系統(tǒng)

具體介紹了嵌入式系統(tǒng)智能管理方面的相關(guān)內(nèi)容，建立了一種基于FPGA的嵌入式智能管理系統(tǒng)的框架結(jié)構(gòu)。此外，分析并實(shí)現(xiàn)了系統(tǒng)各項(xiàng)基本的智能功能，這對(duì)提高系統(tǒng)整體性能有著很大的幫助。

發(fā)表于：3/12/2012

采用CPLD增強(qiáng)單片機(jī)P89C669外部設(shè)備擴(kuò)展能力

目前的單片系統(tǒng)越來越復(fù)雜，擴(kuò)展的外部設(shè)備也更多，如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。

發(fā)表于：3/10/2012