基于DSP與CPLD的輸電線路局部氣象監(jiān)測裝置系統(tǒng)

輸電線路的狀態(tài)直接決定著整個電網(wǎng)的安全穩(wěn)定運行，輸電線路微氣象參數(shù)的實時監(jiān)測能夠為電網(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運行，調(diào)度系統(tǒng)往往會收集輸電線路的電氣參數(shù)和運行工況參數(shù)(如輸電線的型號、排列方式，以及其上的潮流分布信息等)，并進行適當(dāng)?shù)目刂啤?/a>

FPGA大型設(shè)計應(yīng)用的多時鐘設(shè)計策略闡述

利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。

發(fā)表于：3/15/2012

基于DSP和CPLD的低壓斷路器智能控制器的設(shè)計

本文詳細(xì)敘述了智能控制器系統(tǒng)各組成部分的設(shè)計過程，并給出了具體的電路圖。通過軟件與硬件系統(tǒng)測試表明，該智能控制器能夠較好地完成信號采集、無線通信和線路通斷控制功能。在后續(xù)的研究中，可采用嵌入式實時多任務(wù)操作系統(tǒng)μC／OS-Ⅱ作為系統(tǒng)軟件平臺，實現(xiàn)μC／OS-Ⅱ在F2812上的移植。

發(fā)表于：3/15/2012

FPGA仿真方法介紹及其仿真程序設(shè)計

交互式仿真方法：利用EDA工具的仿真器進行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時不便于觀察和比較。測試平臺法：為設(shè)計模塊專門設(shè)計的仿真程序，可以實現(xiàn)對被測模塊自動輸入測試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。

發(fā)表于：3/15/2012

基于FPGA的智能控制器設(shè)計及測試方法

由于FPGA在智能控制器方面的大量使用，設(shè)計后的測試便成了設(shè)計者在開發(fā)過程中必須重點考慮的問題，同時，一種好的測試方法不僅能及早發(fā)現(xiàn)設(shè)計中存在的問題，而且能提高設(shè)計的可靠性。目前基于VHDL描述的智能控制器測試一般是通過開環(huán)時序仿真來驗證其邏輯設(shè)計的正確性，而對于一些輸入激勵信號不固定或比較多的智能控制器來說，開環(huán)時序仿真并不能確切模擬控制器的激勵輸入信號。由此，本文在開環(huán)時序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder和Modelsim的閉環(huán)時序仿真測試方法，并借助于某一特定智能控制器的設(shè)計對該閉環(huán)測試方法進行了較為深入的研究。

發(fā)表于：3/14/2012

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計

提出IPv6路由器PoS接口的設(shè)計原則，給出基于PMC公司的PM5380型8×155Mbit/s電路和Xilinx公司VIRTEX-II PRO型大規(guī)?？删幊唐骷?55Mbit/s PoS接口硬件設(shè)計與實現(xiàn)方案，并對其中關(guān)鍵的FPGA設(shè)計技術(shù)做了描述。

發(fā)表于：3/14/2012

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實現(xiàn)

通過對FPGA進行VHDL編程，實現(xiàn)了將速率為N×64Kbps (N=1~124)的HDLC數(shù)據(jù)按比特分接至M路(M=1~4)E1信道中傳輸,并充分利用E1奇幀的TS0時隙,為用戶提供12Kbps的同步數(shù)據(jù)傳輸通道,而且允許各路E1有64ms的時延。本文設(shè)計的HDLC轉(zhuǎn)E1傳輸控制器也可以作為其它協(xié)議轉(zhuǎn)換器的一個過渡橋梁。例如可以將10Base-T的以太網(wǎng)信號，先經(jīng)過以太網(wǎng)轉(zhuǎn)HDLC協(xié)議控制器(如ADMtek公司生產(chǎn)的ADM6993芯片)，然后通過HDLC轉(zhuǎn)E1傳輸控制器，從而實現(xiàn)了Ethernet over TDM的功能。

發(fā)表于：3/14/2012

利用SignalTap II邏輯分析儀調(diào)試FPGA

伴隨著EDA工具的快速發(fā)展，一種新的調(diào)試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調(diào)試的要求，它具有無干擾、便于升級、使用簡單、價格低廉等特點。本文將介紹SignalTap II邏輯分析儀的主要特點和使用流程，并以一個實例介紹該分析儀具體的操作方法和步驟。

發(fā)表于：3/14/2012

FPGA在大幅面高速彩色噴繪機噴頭接口中的應(yīng)用

研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機噴頭與上位機之間數(shù)據(jù)傳輸以及接口數(shù)據(jù)傳輸?shù)木彺婺K。該設(shè)計在保證數(shù)據(jù)傳輸實時性的前提下，解決了噴頭和上位機像素數(shù)據(jù)格式方向不一致的問題，并消除了部分?jǐn)?shù)據(jù)冗余。

發(fā)表于：3/13/2012

直擴OQPSK系統(tǒng)載波跟蹤的設(shè)計及FPGA實現(xiàn)

載波同步是無線通信系統(tǒng)中一個重要的實際問題，是基帶信號處理的關(guān)鍵技術(shù)。導(dǎo)致載波頻率及相位不確定性的主要因素有：一是頻率源的漂移會引起載波頻率的漂移；二是電波傳輸?shù)臅r延會產(chǎn)生載波相位的偏移；三是多普勒頻移，即在發(fā)射機和接收機產(chǎn)生相對移動時，會產(chǎn)生多普勒頻移，從而導(dǎo)致載波頻率的偏移；四是多徑效應(yīng)，即信號在傳輸過程中由于多路徑(發(fā)射、折射1傳播引起多徑效應(yīng)，從而帶來載波頻率和相位的延遲。

發(fā)表于：3/12/2012