Cypress CY3280－22x45通用CapSense控制器開發(fā)方案

Cypress公司的CY3280－22x45汽車級(jí)PSoC可編程片上系統(tǒng),包含多個(gè)可配置的模擬和數(shù)字邏輯模塊，以及可編程互連。PSoC采用功能強(qiáng)大的哈佛架構(gòu)處理器,M8C處理器速度高達(dá)24MHz,8x8乘法器,32位累加器,可使用戶能夠根據(jù)每個(gè)應(yīng)用的要求，來創(chuàng)建定制的外設(shè)配置,具有廣泛的應(yīng)用。本文介紹了CY3280－22x45主要特性,方框圖以及通用CapSense控制器開發(fā)套件主要特性,電路圖,材料清單,PCB布局圖和元件分布圖.

發(fā)表于：3/15/2012

基于FPGA的數(shù)字秒表設(shè)計(jì)與仿真

數(shù)字集成電路作為當(dāng)今信息時(shí)代的基石，不僅在信息處理、工業(yè)控制等生產(chǎn)領(lǐng)域得到普及應(yīng)用，并且在人們的日常生活中也是隨處可見，極大的改變了人們的生活方式。面對(duì)如此巨大的市場，要求數(shù)字集成電路的設(shè)計(jì)周期盡可能短、實(shí)驗(yàn)成本盡可能低，最好能在實(shí)驗(yàn)室直接驗(yàn)證設(shè)計(jì)的準(zhǔn)確性和可行性，因而出現(xiàn)了現(xiàn)場可編程邏輯門陣列FPGA。

發(fā)表于：3/15/2012

基于DSP與CPLD的輸電線路局部氣象監(jiān)測(cè)裝置系統(tǒng)

輸電線路的狀態(tài)直接決定著整個(gè)電網(wǎng)的安全穩(wěn)定運(yùn)行，輸電線路微氣象參數(shù)的實(shí)時(shí)監(jiān)測(cè)能夠?yàn)殡娋W(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測(cè)和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運(yùn)行，調(diào)度系統(tǒng)往往會(huì)收集輸電線路的電氣參數(shù)和運(yùn)行工況參數(shù)(如輸電線的型號(hào)、排列方式，以及其上的潮流分布信息等)，并進(jìn)行適當(dāng)?shù)目刂啤?/a>

FPGA大型設(shè)計(jì)應(yīng)用的多時(shí)鐘設(shè)計(jì)策略闡述

利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。

發(fā)表于：3/15/2012

基于DSP和CPLD的低壓斷路器智能控制器的設(shè)計(jì)

本文詳細(xì)敘述了智能控制器系統(tǒng)各組成部分的設(shè)計(jì)過程，并給出了具體的電路圖。通過軟件與硬件系統(tǒng)測(cè)試表明，該智能控制器能夠較好地完成信號(hào)采集、無線通信和線路通斷控制功能。在后續(xù)的研究中，可采用嵌入式實(shí)時(shí)多任務(wù)操作系統(tǒng)μC／OS-Ⅱ作為系統(tǒng)軟件平臺(tái)，實(shí)現(xiàn)μC／OS-Ⅱ在F2812上的移植。

發(fā)表于：3/15/2012

FPGA仿真方法介紹及其仿真程序設(shè)計(jì)

交互式仿真方法：利用EDA工具的仿真器進(jìn)行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時(shí)不便于觀察和比較。測(cè)試平臺(tái)法：為設(shè)計(jì)模塊專門設(shè)計(jì)的仿真程序，可以實(shí)現(xiàn)對(duì)被測(cè)模塊自動(dòng)輸入測(cè)試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。

發(fā)表于：3/15/2012

基于FPGA的智能控制器設(shè)計(jì)及測(cè)試方法

由于FPGA在智能控制器方面的大量使用，設(shè)計(jì)后的測(cè)試便成了設(shè)計(jì)者在開發(fā)過程中必須重點(diǎn)考慮的問題，同時(shí)，一種好的測(cè)試方法不僅能及早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，而且能提高設(shè)計(jì)的可靠性。目前基于VHDL描述的智能控制器測(cè)試一般是通過開環(huán)時(shí)序仿真來驗(yàn)證其邏輯設(shè)計(jì)的正確性，而對(duì)于一些輸入激勵(lì)信號(hào)不固定或比較多的智能控制器來說，開環(huán)時(shí)序仿真并不能確切模擬控制器的激勵(lì)輸入信號(hào)。由此，本文在開環(huán)時(shí)序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder和Modelsim的閉環(huán)時(shí)序仿真測(cè)試方法，并借助于某一特定智能控制器的設(shè)計(jì)對(duì)該閉環(huán)測(cè)試方法進(jìn)行了較為深入的研究。

發(fā)表于：3/14/2012

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計(jì)

提出IPv6路由器PoS接口的設(shè)計(jì)原則，給出基于PMC公司的PM5380型8×155Mbit/s電路和Xilinx公司VIRTEX-II PRO型大規(guī)?？删幊唐骷?55Mbit/s PoS接口硬件設(shè)計(jì)與實(shí)現(xiàn)方案，并對(duì)其中關(guān)鍵的FPGA設(shè)計(jì)技術(shù)做了描述。

發(fā)表于：3/14/2012

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

通過對(duì)FPGA進(jìn)行VHDL編程，實(shí)現(xiàn)了將速率為N×64Kbps (N=1~124)的HDLC數(shù)據(jù)按比特分接至M路(M=1~4)E1信道中傳輸,并充分利用E1奇幀的TS0時(shí)隙,為用戶提供12Kbps的同步數(shù)據(jù)傳輸通道,而且允許各路E1有64ms的時(shí)延。本文設(shè)計(jì)的HDLC轉(zhuǎn)E1傳輸控制器也可以作為其它協(xié)議轉(zhuǎn)換器的一個(gè)過渡橋梁。例如可以將10Base-T的以太網(wǎng)信號(hào)，先經(jīng)過以太網(wǎng)轉(zhuǎn)HDLC協(xié)議控制器(如ADMtek公司生產(chǎn)的ADM6993芯片)，然后通過HDLC轉(zhuǎn)E1傳輸控制器，從而實(shí)現(xiàn)了Ethernet over TDM的功能。

發(fā)表于：3/14/2012

利用SignalTap II邏輯分析儀調(diào)試FPGA

伴隨著EDA工具的快速發(fā)展，一種新的調(diào)試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調(diào)試的要求，它具有無干擾、便于升級(jí)、使用簡單、價(jià)格低廉等特點(diǎn)。本文將介紹SignalTap II邏輯分析儀的主要特點(diǎn)和使用流程，并以一個(gè)實(shí)例介紹該分析儀具體的操作方法和步驟。

發(fā)表于：3/14/2012