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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。

數(shù)字中頻與FPGA

所謂中頻，顧名思義，是指一種中間頻率的信號形式。中頻是相對于基帶信號和射頻信號來講的，中頻可以有一級或多級，它是基帶和射頻之間過渡的橋梁。

發(fā)表于：4/24/2012

賽靈思28nm：點燃設(shè)計創(chuàng)新的激情

2012年3月1日，賽靈思公司宣布全球第一片28nm FPGA芯片(7K325T) 成功量產(chǎn)！該里程碑式信息的發(fā)布，是賽靈思繼已成功交付數(shù)以千計的最新7系列產(chǎn)品樣片之后，再次為可編程行業(yè)樹起的另一個史無前例的從流片到量產(chǎn)最快的里程。這一成就使賽靈思的客戶能夠借助這一批量生產(chǎn)的新器件，比以往任何時候都更快地開始投產(chǎn)自己的產(chǎn)品，同時也能比以往任何時候更快地滿足他們的客戶的需求。

發(fā)表于：4/24/2012

基于DSP＋FPGA嵌入式結(jié)構(gòu)的便攜數(shù)字存儲示波表設(shè)計

在實時信號處理系統(tǒng)中，通常底層的信號預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運算結(jié)構(gòu)相對比較簡單，適于用硬件實現(xiàn)；而高層處理算法的特點是數(shù)據(jù)量較少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現(xiàn)。本設(shè)計因此采用DSP＋FPGA結(jié)構(gòu)同時兼顧速度及靈活性，其中底層FPGA硬件完成數(shù)據(jù)采樣、信號頻率/周期測量以及波形顯示控制等功能，而上層DSP軟件則負責(zé)實現(xiàn)數(shù)據(jù)編碼、波形恢復(fù)計算及人機界面的處理。

發(fā)表于：4/24/2012

數(shù)字頻率合成器的FPGA實現(xiàn)

介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點，給出了用ACEX 1K系列器件EP1K10TC144－1實現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計思路、電路結(jié)構(gòu)和仿真結(jié)果。

發(fā)表于：4/24/2012

利用Freeze技術(shù)的FPGA實現(xiàn)低功耗設(shè)計

基于閃存的全功能可編程FPGA越來越多地成為便攜式市場的首選解決方案。這些新出現(xiàn)的產(chǎn)品滿足便攜式市場嚴(yán)格的設(shè)計要求,例如以ASIC的單位成本,獲得低功耗、最大的設(shè)計安全性、小的外形尺寸、上電即用以及快速面市的好處。

發(fā)表于：4/23/2012

基于EFM32TG840 的便攜式心率計

在消費電子領(lǐng)域，便攜式電子產(chǎn)品由于體積小、質(zhì)量輕的特點越來越受到消費者的喜愛，已成為人們生活中不可缺少的部分?；谶@個思路，我們設(shè)計了一款便攜式心率計，它可以替代用脈搏聽診器等進行測量的傳統(tǒng)方法，使用非常方便。該產(chǎn)品主要包括三個部分：信號的采集、數(shù)據(jù)處理以及LED 顯示和報警電路。

發(fā)表于：4/23/2012

Cortex-M1：面向FPGA的解決方案

今天，業(yè)界的兩大發(fā)展趨勢正在聚合。首先是嵌入市場繼續(xù)向32位處理器發(fā)展，其次是FPGA作為靈活且具成本效益的平臺，越來越多地用于實現(xiàn)高性能嵌入系統(tǒng)的快速設(shè)計。這兩種趨勢相結(jié)合，正在推動市場對使用可編程邏輯實現(xiàn)32位處理器的需求。

發(fā)表于：4/23/2012

DSP和FPGA的電視觀瞄系統(tǒng)設(shè)計

FPGA的基準(zhǔn)時鐘為來自DSP輸出的32MHz時鐘，經(jīng)過片內(nèi)數(shù)字時鐘網(wǎng)絡(luò)(PLL)，可以得到系統(tǒng)所需要的多種時鐘。圖文混合主要是控制觀瞄系統(tǒng)顯示屏的顯示內(nèi)容與相應(yīng)的位置。利用EP2S30F484的內(nèi)部RAM配置了許多獨立的小RAM塊，DSP根據(jù)不同的控制命令向這些RAM塊寫入不同的顯示內(nèi)容。FPGA再根據(jù)顯示位置的分布，以記數(shù)的方式在屏幕上控制顯示內(nèi)容輸出，達到圖文混合。

發(fā)表于：4/23/2012

采用靈活的汽車FPGA提高SoC級集成和降低物料成本

汽車設(shè)計的商業(yè)方面正變得越來越重要。在一項基于 391 種不同尺寸設(shè)計的哈佛大學(xué)研究中人們發(fā)現(xiàn)，平均 ASIC SOC 設(shè)計需要十四到二十四人月，而平均 FPGA 設(shè)計則需要六到十二人月。這是在開發(fā)時間方面存在的 55% 的平均差距，這表示可以通過 FPGA 設(shè)計加快時間關(guān)鍵設(shè)計的上市速度，同時還可降低設(shè)計成本和開銷。另一項通常不被計入開發(fā)成本公式的主要因子是 NRE（非重發(fā)性設(shè)計成本）和掩膜費用。在 90 納米工藝技術(shù)節(jié)點上，一套 ASIC SOC 掩膜組的平均成本在 100 萬美元到 150 萬美元之間，而這些成本隨每次工藝尺寸的縮小而加倍。同時，由于采用這些更小技術(shù)進行設(shè)計的復(fù)雜度提高，因缺陷或版圖問題而必須對 ASIC SOC 設(shè)計進行芯片改版的機會亦提高至接近 40%。* 設(shè)計工程師必須把這兩個問題結(jié)合在一起看作一種潛在風(fēng)險和附加成本。這可能是為什么 2000 年至 2003 年間全球 ASIC 設(shè)計啟動減少約 50% 并繼續(xù)逐年下降的關(guān)鍵原因之一。

發(fā)表于：4/22/2012

基于多晶鑄錠工藝的準(zhǔn)單晶技術(shù)系統(tǒng)性總結(jié)

準(zhǔn)單晶（MonoLike）是基于多晶鑄錠的工藝，在長晶時通過部分使用單晶籽晶，獲得外觀和電性能均類似單晶的多晶硅片。這種通過鑄錠的方式形成單晶硅的技術(shù)，其功耗只比普通多晶硅多5%，所生產(chǎn)的單晶硅的質(zhì)量接近直拉單晶硅。

發(fā)表于：4/20/2012