頭條 英特爾正式宣布出售Altera 51%股份 4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達(dá)成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。 最新資訊 Rambus和GLOBALFOUNDRIES展示在28納米硅晶測試芯片上取得的非凡性能和功耗表現(xiàn) Rambus公司（納斯達(dá)克股票代碼:RMBS）和GLOBALFOUNDRIES今天宣布兩種獨立的基于內(nèi)存架構(gòu)的硅晶測試芯片的合作成果。第一種測試芯片提供了針對智能手機(jī)和平板電腦等移動設(shè)備存儲器應(yīng)用的解決方案。第二種測試芯片展示了面向服務(wù)器等計算主存儲器應(yīng)用的解決方案。這兩款測試芯片均采用GLOBALFOUNDRIES的28納米超低功率（28nm-SLP）制程，為目前先進(jìn)的系統(tǒng)單芯片（SoC）發(fā)展提供最省電及最高性能的模擬/混合訊號的產(chǎn)品，功耗及性能方面更是超出預(yù)期。 發(fā)表于：7/26/2012 一種基于FPGA的慢門限恒虛警處理電路 雷達(dá)信號的檢測多是在干擾背景下進(jìn)行，如何從干擾中提取目標(biāo)信號，不僅要求有一定的信噪比，而且必需有恒虛警處理設(shè)備。恒虛警處理是雷達(dá)信號處理的重要組成部分，慢門限恒虛警處理主要是針對接收機(jī)熱噪聲，文中介紹一種基于FPGA嵌入式設(shè)計的慢門限恒虛警處理電路，給出了仿真模型及仿真結(jié)果，并已將其用于某檢測器中，取得了良好的經(jīng)濟(jì)效益。 發(fā)表于：7/25/2012 基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計 設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過VerilogHDL語言設(shè)計狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗結(jié)果驗證了協(xié)議芯片設(shè)計的可行性。 發(fā)表于：7/25/2012 基于DSP和CPLD的PCI高速測控系統(tǒng)結(jié)構(gòu)的研究 隨著數(shù)字信號處理芯片性價比的不斷提高，數(shù)字信號處理的應(yīng)用領(lǐng)域飛速發(fā)展，同時Pentium高速CPU的出現(xiàn)，要求有極高的數(shù)據(jù)通量予以支持，而低速的ISA總線在解決這些問題方面逐漸無能為力，取而代之的是高速的PCI總線。 發(fā)表于：7/25/2012 基于MSP430和FPGA的風(fēng)光逆變并網(wǎng)系統(tǒng) 系統(tǒng)的功率電路部分采用全橋拓?fù)溥M(jìn)行逆變，數(shù)字控制系統(tǒng)采用MCU+FPGA構(gòu)架。由全硬件完成對外網(wǎng)市電的倍頻工作，再由FPGA動態(tài)調(diào)整系統(tǒng)輸出相位，讓輸出和外網(wǎng)市電實現(xiàn)同相位。MCU完成對太陽能電池板的最大功率點追蹤(MPPT)，發(fā)電端電壓欠壓檢測以及孤島效應(yīng)檢測等功能。 發(fā)表于：7/24/2012 ADI HSC-ADC-EVALCZ基于FPGA的高速ADC評估方案 ADI公司的HSC－ADC－EVALCZ是采用Xilinx Virtex－4 FPGA的高速ADC評估平臺,能從ADI高速ADC評估板中捕獲數(shù)字?jǐn)?shù)據(jù).平臺通過USB端口連接到PC,采用VisualAnalog®快速評估高速ADC的性能,與之配套的有ADIADC高速評估板,信號源和時鐘源.平臺具有64kBFIFO深度,644MSPSSDR和800MSPSDDR并行輸入,支持1.8V,2.5V和3.3VCMOS與LVDS接口,支持高達(dá)18位的多個ADC通路.本文介紹了HSC－ADC－EVALCZ評估平臺產(chǎn)品亮點和主要特性,功能框 發(fā)表于：7/24/2012 基于CPLD的智能撥號報警系統(tǒng) 提出了一種以CPLD芯片作為控制核心的智能報警系統(tǒng)。系統(tǒng)主要通過檢測電路、DTMF撥號電路、VHDL語言編寫的邏輯硬件電路實現(xiàn)報警。利用EDA技術(shù)進(jìn)行系統(tǒng)設(shè)計，外圍器件少，結(jié)構(gòu)簡單，升級和維護(hù)方便。通過邏輯仿真，驗證了系統(tǒng)設(shè)計的可行性和穩(wěn)定性，具有實用價值。 發(fā)表于：7/23/2012 基于PSoC的數(shù)控運動控制器 采用PSoC可編程片上系統(tǒng)設(shè)計了一個數(shù)控運動控制器，由于PSoC具有靈活的可自由配置的模擬、數(shù)字資源和輸入輸出接口以及對多種通信接口的支持，該運動控制器具有良好的可擴(kuò)展性和可移植性。介紹了系統(tǒng)的整體結(jié)構(gòu)、控制器的硬件模塊設(shè)計以及直線、圓弧、Nurbs曲線插補(bǔ)方式和速度控制方案的軟件實現(xiàn)，使用該控制器控制一臺三軸雕刻機(jī)進(jìn)行雕刻，結(jié)果表明該系統(tǒng)具有良好的性能。 發(fā)表于：7/23/2012 基于Astro工具的ASIC時序分析 在目前的ASIC設(shè)計中，時鐘信號的質(zhì)量對同步數(shù)字電路的影響越來越大。如何避免時序問題給電路造成的不利影響成為設(shè)計中的重要挑戰(zhàn)。本文主要介紹了邏輯設(shè)計中值得注意的重要時序問題，以及如何克服這些問題。最后介紹了利用Astro工具進(jìn)行時序分析的方法。 發(fā)表于：7/23/2012 基于ESL并采用System C和System Verilog的設(shè)計流程 ESL解決方案的目標(biāo)在于提供讓設(shè)計人員能夠在一種抽象層次上對芯片進(jìn)行描述和分析的工具和方法，在這種抽象層次上，設(shè)計人員可以對芯片特性進(jìn)行功能性的描述，而沒有必要求助于硬件（RTL）實現(xiàn)的具體細(xì)節(jié)。 發(fā)表于：7/23/2012 ?…266267268269270271272273274275…?
