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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進行深入談判，計劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

Xilinx 在 ARM TechCon 2015 展示其實現(xiàn)產(chǎn)業(yè)大趨勢發(fā)展的強大實力

2015年11月12日，北京——賽靈思于 2015 年 11 月 10 日至 12 日在加利福尼亞州圣克拉拉會議中心舉行的 ARM® TechCon 2015 大會上通過一系列演講與演示展示了其業(yè)界首款 16nm All Programmable MPSoC（即 UltraScale+? MPSoC）。賽靈思推出的解決方案突出展現(xiàn)了其實現(xiàn)產(chǎn)業(yè)大趨勢發(fā)展的強大實力。

發(fā)表于：11/14/2015

工程師十年總結(jié)：LED設計經(jīng)典問題解答

　　通過十多年對LED設計的潛心研究和學習。本人收集了LED應用設計中一些經(jīng)典性的基礎(chǔ)問題分享給大家。其中涉及到內(nèi)容有單個LED的流明效率與用LED 作光源構(gòu)成的燈具的流明效率異同分析，LED的結(jié)溫原理及結(jié)溫升高會對LED產(chǎn)生的影響問題，靜電破壞的原理以及列舉一些類型的LED容易受靜電破壞導致失效，探討LED路燈防雷能用一個壓敏電阻的問題，解讀設計高品質(zhì)LED驅(qū)動電路的方法和選擇和設計LED驅(qū)動電源時要考慮哪些因素等問題。

發(fā)表于：11/12/2015

基于VHDL的漢明碼編解碼器實現(xiàn)

介紹了漢明碼的原理，分析了漢明碼編碼、解碼電路設計思路。利用VHDL語言設計（7，4）漢明碼編解碼器并通過Quartus II仿真平臺進行仿真驗證，最后下載到FPGA芯片EP1K30QC208-2實現(xiàn)了漢明碼編解碼電路。仿真及實驗結(jié)果證明，該方法實現(xiàn)的漢明碼編解碼電路方案正確，并具有速度快、修改方便、可移植性好等優(yōu)點。

發(fā)表于：11/5/2015

實時陣列信號處理系統(tǒng)設計

根據(jù)實際項目需求設計了一種實時陣列信號處理系統(tǒng)，采用多路高速光纖作為數(shù)據(jù)輸入、輸出接口；4片處理器組成互聯(lián)的拓撲結(jié)構(gòu)，任何兩片處理器之間都可以互相傳送數(shù)據(jù)，多片處理器可同時對數(shù)據(jù)進行高速處理；系統(tǒng)配備了大容量存儲器，可滿足大量數(shù)據(jù)的存儲要求；采用兩片現(xiàn)場可編程門陣列器件對系統(tǒng)接口、時序進行控制；為每片處理器分配了處理任務，并對信號處理算法運行時間及數(shù)據(jù)傳輸時間進行評估。該系統(tǒng)已在實際項目中運行，充分滿足項目要求，運行穩(wěn)定，驗證了本系統(tǒng)設計的可行性。

發(fā)表于：11/3/2015

基于AES的可重構(gòu)加密系統(tǒng)的FPGA設計

針對傳統(tǒng)軟件加密方法在速度和資源消耗上的不足，提出了基于AES高級加密標準的硬件設計方案。采用了目前流行的EDA技術(shù)，在FPGA芯片上實現(xiàn)一種可重構(gòu)的加密系統(tǒng)，利用硬件描述語言實現(xiàn)加密算法中的移位、S盒置換函數(shù)、線性反饋移位寄存器等功能，設計輸入、模型綜合、布局布線、功能仿真都在Altera公司的Quartus II開發(fā)平臺中完成，產(chǎn)生的下載文件通過Cyclone系列的FPGA芯片進行測試。實驗結(jié)果表明，該系統(tǒng)具有獨特的物理安全性和高速性。

發(fā)表于：11/2/2015

萊迪思半導體與Leopard Imaging攜手推出適用于工業(yè)應用的USB 3.0攝像頭

適用于工業(yè)應用的全新USB 3.0攝像頭模塊采用萊迪思的MachXO3? FPGA和USB 3.0傳感器橋接參考設計 MachXO3 FPGA可提供高達900 Mbps的I/O速率，可將高質(zhì)量視頻圖像按照任何所需的格式進行轉(zhuǎn)換，無需犧牲視頻系統(tǒng)的整體性能

發(fā)表于：10/31/2015

當自動駕駛汽車遇上道德抉擇

該文鎖定一個棘手的問題：“當遭遇無可避免的事故，自動駕駛汽車的反應該如何被編程？自動駕駛車輛是否該將人命的損失減到最小，甚至意味著得犧牲車上乘員？或者是它應該要不計代價保護所有的乘客？它該在這兩個極端中隨機做選擇嗎？”

發(fā)表于：10/29/2015

基于壓縮感知的低能耗圖像傳感器節(jié)點研究

在無線多媒體傳感器網(wǎng)絡中，多媒體傳感器節(jié)點的能耗問題是限制其應用和發(fā)展的重要因素。從圖像編碼復雜度和編碼壓縮率方面對節(jié)點的能耗進行分析，研究基于壓縮感知（CS）的圖像編碼理論和節(jié)點的能耗模型。然后結(jié)合能耗模型，通過實驗仿真分析DCT-CS圖像編碼方案和JEPG圖像編碼方案的圖像編碼和傳輸總能耗。實驗結(jié)果表明，相比于JPEG方案，DCT-CS方案能夠降低節(jié)點的總能耗。最后，在STM32F103和CC2530硬件平臺上完成基于DCT-CS編碼的圖像傳感器節(jié)點軟、硬件設計，以達到降低節(jié)點能耗的目的。

發(fā)表于：10/20/2015

基于FPGA同步時鐘測量系統(tǒng)的研究及實現(xiàn)

為精確地測量煤礦探水雷達的發(fā)射機與接收機之間同步時鐘信號的時間差，設計和實現(xiàn)了基于FPGA的高精度同步時鐘信號時間差測量系統(tǒng)。提出了一種利用脈沖計數(shù)法和量化延時法相結(jié)合的精密測量新方法，最高分辨率為200 ps。測試和實驗結(jié)果表明，該系統(tǒng)能夠精確地測量同步時鐘信號的時間差，并能讓時間差在LCD上顯示，進行存儲和在上位機上繪制曲線，該系統(tǒng)對同步時鐘信號的時間差進行矯正起了很大的作用，已經(jīng)用于煤礦探水雷達同步時鐘信號的測量中。

發(fā)表于：10/20/2015

4模集合余數(shù)系統(tǒng)比例變換

數(shù)值縮放(scaling)和奇偶檢測等的高效VLSI實現(xiàn)已經(jīng)成為剩余數(shù)系統(tǒng)(RNS)研究的瓶頸問題。該文基于4模集合{2n，22n+1，2n+1，2n-1}，在新中國余數(shù)定理的基礎(chǔ)上，提出了該模集合優(yōu)化的2n比例變換優(yōu)化算法，并基于VLSI實現(xiàn)其硬件結(jié)構(gòu)。分析結(jié)果表明,該2n比例變換的VLSI實現(xiàn)具有更好的面積和功耗特性。

發(fā)表于：10/20/2015