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基于FPGA的ZUC算法快速實現(xiàn)研究

基于FPGA的ZUC算法快速實現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應(yīng)用于服務(wù)器實時運算和大數(shù)據(jù)處理等復(fù)雜需求場景，ZUC的高速實現(xiàn)對于其應(yīng)用推廣具有重要的實用意義?；诖耍槍UC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結(jié)構(gòu)設(shè)計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結(jié)果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關(guān)鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。

基于I2C接口EEPROM讀寫控制器設(shè)計

簡單介紹I2C總線協(xié)議，用Altera公司的FPGA（現(xiàn)場可編程門陣列）芯片設(shè)計I2C總線接口控制器，用于控制EEPROM（帶電可擦寫可編程只讀存儲器）的讀寫操作。

發(fā)表于：2/2/2016

一種基于FPGA的航空總線容錯機制設(shè)計

航天應(yīng)用中，單粒子翻轉(zhuǎn)引發(fā)SRAM型FPGA的錯誤最多，而EDAC設(shè)計在糾錯模塊中有著廣泛的應(yīng)用。將依據(jù)擴展海明碼設(shè)計的[40，32]EDAC模塊嵌入到ARINC 659的雙口數(shù)據(jù)DPRAM和指令SRAM中，提高了總線控制器的容錯處理能力。

發(fā)表于：2/2/2016

臺積電16nm制程獲賽靈思FPGA大單

賽靈思（Xilinx）昨（1）日宣布，旗下采用臺積電最新16納米制程的最新可編程邏輯芯片（FPGA）VirtexUltraScale+正式出貨首家客戶采用，并將元件或主機板出貨給超過60家客戶。賽靈思是繼續(xù)蘋果和海思之后，又一半導(dǎo)體元件大廠加入臺積電16納米制程陣營，為臺積電首季業(yè)績添助力。

發(fā)表于：2/2/2016

Xilinx發(fā)貨業(yè)界首批高端FinFET FPGA 16nm Virtex UltraScale+器件

賽靈思公司今天宣布其 Virtex® UltraScale+? FPGA面向首批客戶開始發(fā)貨，這是業(yè)界首款采用臺積公司(TSMC)16FF+工藝制造的高端FinFET FPGA。賽靈思在UltraScale+產(chǎn)品系列與設(shè)計工具上一直與100多家客戶積極接觸，目前已向其中60多家客戶發(fā)貨器件和/或開發(fā)板。 Virtex UltraScale+器件加上Zynq® UltraScale+ MPSoC和Kintex® UltraScale+ FPGA展示了賽靈思16nm產(chǎn)品組合三大系列已經(jīng)悉數(shù)登場。

發(fā)表于：2/1/2016

信道化接收機的結(jié)構(gòu)優(yōu)化和實現(xiàn)

為了減少信道化接收機的資源消耗，對低通濾波器組實現(xiàn)信道化接收機的結(jié)構(gòu)進行了研究。在前人將HB濾波器和FIR濾波器設(shè)計為多通道并采用時分復(fù)用方法的基礎(chǔ)上，將NCO和CIC濾波器也做了同樣處理，并在FPGA上分別實現(xiàn)了優(yōu)化前后的兩種結(jié)構(gòu)，通過硬件資源消耗情況的對比，驗證了此方法的有效性。在輸入數(shù)據(jù)為單一頻率正弦波的情況下，將信道化的結(jié)果導(dǎo)入Matlab進行分析，驗證了此方法的正確性。

發(fā)表于：1/29/2016

基于編譯選項的Linux內(nèi)核交互式圖解軟件設(shè)計*

Linux內(nèi)核龐大并且可定制性非常高，而且目前市場上并沒有學(xué)習(xí)內(nèi)核的指導(dǎo)軟件。針對Linux內(nèi)核學(xué)習(xí)難、配置難等問題，對Linux內(nèi)核模塊進行了重新的邏輯劃分，提出了“虛目錄”的概念，并在此基礎(chǔ)上，圍繞Linux內(nèi)核的編譯選項設(shè)計并開發(fā)了一款學(xué)習(xí)指導(dǎo)軟件。該軟件為一套內(nèi)核編譯配置的輔助工具，虛目錄的劃分清晰地展示了內(nèi)核功能模塊的邏輯劃分，展開虛目錄后，會顯示與此虛目錄功能配置相關(guān)的所有編譯配置選項，使用戶了解到該目錄項的功能是通過哪些編譯選項來配置的。編譯配置選項之間存在著編譯依賴關(guān)系，本軟件可以從源碼的層次（如函數(shù)調(diào)用、變量引用等）來解釋編譯依賴關(guān)系的具體實現(xiàn)。

發(fā)表于：1/29/2016

基于CASA和譜減法的清音分離改進算法

現(xiàn)有的基于計算聽覺場景分析（CASA）的單通道語音盲信號分離算法大多集中在對濁音分離的研究，對清音分離的研究甚少。針對清音分離的問題，對傳統(tǒng)的基于CASA和譜減法的清音分離算法進行改進，改進算法通過估計語音onset/offset判別出可能存在清音的時頻塊，并利用相鄰時頻單元能量具有連續(xù)性的原理，對相應(yīng)的時頻塊中每一時頻單元分別進行噪聲能量估計，使噪聲能量估計更加精準。仿真實驗結(jié)果表明，改進算法比傳統(tǒng)算法運算量更小，對清音分離的有效性更高。

發(fā)表于：1/28/2016

智能車路徑識別與控制性能提高方法研究及實現(xiàn)

為提高智能車路徑識別的準確性、實時性和魯棒性，采用“圖像采集—圖像處理”交叉執(zhí)行的方式，同時在圖像處理階段采用跟蹤邊緣檢測算法，并將模糊控制算法和PID算法進行整合。整體實驗結(jié)果表明，智能車的速度提高了33.3%，準確率提高了35.7%。本研究中的智能車系統(tǒng)可發(fā)展應(yīng)用于現(xiàn)代汽車的輔助駕駛系統(tǒng)，提高智能交通的安全性。

發(fā)表于：1/26/2016

基于多核DSP互聯(lián)架構(gòu)的SAR處理研究與設(shè)計

提出了一種基于多核DSP互聯(lián)架構(gòu)的SAR成像處理方案。首先，介紹了一種基于方位子塊插值的PFA實時成像算法。其次，研究了TI多核DSP TMS320C6678的處理性能，介紹了一種典型的RapidIO互聯(lián)架構(gòu)，并進一步提出基于該架構(gòu)的SAR成像處理方案。最后，通過給出SAR成像結(jié)果并對比傳統(tǒng)解決方案，證明了該處理方案的有效性和先進性。

發(fā)表于：1/21/2016

核高基項目首顆高性能FPGA芯片面世

“兩千萬門級，集成6.5G bps高速Serdes、硬核PCIe以及DDR3/2控制器和PHY，CME-C1在關(guān)鍵技術(shù)指標(biāo)上達到了國內(nèi)領(lǐng)先，可實現(xiàn)對同行競爭對手中端FPGA 芯片的部分替代，有效填補國產(chǎn)FPGA的市場空白?！焙烁呋鶉铱萍贾卮髮ｍ桭PGA研發(fā)及產(chǎn)業(yè)化應(yīng)用課題負責(zé)人、京微雅格市場副總裁王海力激動地說。

發(fā)表于：1/21/2016