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基于FPGA的ZUC算法快速實現(xiàn)研究

基于FPGA的ZUC算法快速實現(xiàn)研究

祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應用于服務器實時運算和大數(shù)據(jù)處理等復雜需求場景，ZUC的高速實現(xiàn)對于其應用推廣具有重要的實用意義?；诖?，針對ZUC適用環(huán)境的FPGA實現(xiàn)高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結構設計，在FPGA硬件平臺上實現(xiàn)了ZUC算法。實驗結果表明，ZUC算法核的數(shù)據(jù)吞吐量可達10.4 Gb/s，與現(xiàn)有研究成果相比，降低了關鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現(xiàn)了良好的平衡，為ZUC算法的高性能實現(xiàn)提供了新的解決方案。

OPEN MIND 推出 hyperMILL® 2016.1

OPEN MIND Technologies AG（全球最受歡迎的強大 CAM/CAD 解決方案開發(fā)商之一，產(chǎn)品專門用于獨立于機床和控制器的編程）推出 hyperMILL® 2016.1 版。新版 hyperMILL® and hyperCAD®-S 擁有許多改進和提升。在這些亮點中，最具吸引力的是加工策略，極大地加快了 Z 軸精加工，使加工所需時間減少高達 90%。其他功能包括全新的殘料清除策略、全新的銑削車削用戶界面以及專為 CAM 設計的 CAD 系統(tǒng) hyperCAD®-S 中的多個亮點。

發(fā)表于：3/7/2016

拼人品的時候到了，4000元的開發(fā)板免費用！

Altera DE2 多媒體開發(fā)平臺，是學習數(shù)字邏輯、計算機組織和FPGA方面的一個理想工具。該板非常適合各大學課程在實驗室環(huán)境下的一系列設計項目和復雜尖端的數(shù)字系統(tǒng)的開發(fā)和應用。

發(fā)表于：3/4/2016

基于PCIe的高速接口設計

PCIe總線是第三代I/O總線的代表，提供高性能、高速、點到點的串行連接，支持單雙工傳輸，通過差分鏈路來互連設備。該設計由Xilinx公司的Virtex6 FPGA平臺和PC機組成，為了實現(xiàn)PFGA與CPU之間的高速通信，開發(fā)了基于FPGA IPcore 的PCIe總線 DMA數(shù)據(jù)傳輸平臺。通過硬件測試表明，該接口設計方案成本低，傳輸速率可以達到 15 Gb/s。

發(fā)表于：2/29/2016

基于FPGA的FLAC音頻硬解碼的設計與實現(xiàn)

針對高保真FLAC音頻播放系統(tǒng)中軟件解碼效率低下、占用系統(tǒng)資源大的問題，提出一種基于FPGA的FLAC音頻硬解碼的設計方案。分析了FLAC音頻基本編解碼原理，并詳細介紹了基于現(xiàn)場可編程門陣列(FPGA)器件的FLAC解碼器各模塊的設計思想和實現(xiàn)。利用Verilog語言在Quartus II 的開發(fā)環(huán)境中進行設計輸入與仿真驗證。實驗測試結果表明，該FLAC解碼器設計靈活、工作穩(wěn)定可靠、解碼效率高，可作為IP核應用于不同SoC的無損音頻播放系統(tǒng)中。

發(fā)表于：2/29/2016

改進稀疏表示的維吾爾族人臉識別算法

針對非均勻光照干擾維吾爾族人臉識別效果的問題，通過對傳統(tǒng)稀疏表示方法及對維吾爾族人臉圖像中存在的復雜光照問題的研究，提出了基于稀疏表示與偏微分方程組合來改善Retinex算法的維吾爾族人臉辨析方法。該方法首先由偏微分方程的方法改善Retinex，可以有效地減少光暈現(xiàn)象在反射系數(shù)圖中，進而取得原子庫在光照不變的情況，然后利用稀疏表示達到維吾爾族人臉在非均勻光照下的識別。通過實驗表明，該方法有效提高了稀疏表示方法在處理復雜光照維吾爾族人臉圖像時的識別效果,達到了魯棒性強、識別率高的目標。

發(fā)表于：2/26/2016

一種基于OpenCL的高能效并行KNN算法及其GPU驗證

近年來數(shù)據(jù)分類技術已經(jīng)被廣泛應用于各類問題中，作為最重要的分類算法之一，K最近鄰法（KNN）也被廣泛使用。在過去的近50年，人們就如何提高KNN的并行性能做出巨大努力?；贑UDA的KNN并行實現(xiàn)算法——CUKNN算法證明KNN在GPU上的并行實現(xiàn)比在CPU上串行實現(xiàn)的速度提升數(shù)十倍，然而，CUDA在實現(xiàn)過程中包含了大量的冗余計算。提出了一種并行冒泡的新型KNN并行算法，并通過OpenCL，在以GPU作為計算核心的異構系統(tǒng)上進行驗證，結果顯示提出的方法比CUDA快16倍。

發(fā)表于：2/26/2016

Intel Genuino 101 (Curie)云漢芯城，全網(wǎng)首發(fā)！

Intel Genuino 101 (Curie)云漢芯城，全網(wǎng)首發(fā)！英特爾智能硬件大賽?第二季指定參賽產(chǎn)品

發(fā)表于：2/26/2016

基于雙處理器系統(tǒng)的圖形生成電路研究與應用

機載顯示器分辨率越來越高，顯示內容越來越復雜，這對圖形生成電路提出了更高的要求。提出了一種基于雙處理器系統(tǒng)的圖形生成電路實現(xiàn)方法，以兩片DSP處理器作為繪圖核心，配合FPGA和SDRAM幀存構建硬件平臺，由主DSP進行繪圖任務分配，并將任務分配結果通過Linkport口傳遞給從DSP，主從DSP根據(jù)任務分配結果并行完成圖形生成算法運算，從DSP通過Linkport口向主DSP發(fā)送圖形數(shù)據(jù)，主DSP將圖形數(shù)據(jù)寫入SDRAM幀存中,配合FPGA對SDRAM進行乒乓操作完成圖形數(shù)據(jù)的實時生成與顯示。實驗結果表明，該方法與單處理器方案相比，在功耗僅增加15%的情況下圖形生成效率可提高53%以上，生成一幅1 024×768的EFIS電子飛行顯示系統(tǒng)畫面幀率可達86 f/s。

發(fā)表于：2/25/2016

基于FPGA的多通道并行高速采樣研究

數(shù)據(jù)采樣精度和采樣速率是A/D轉換的重要技術指標。目前受半導體工藝技術的限制，高采樣精度的A/D芯片一般具有較低的采樣速率。本文提出一種時間交替ADC采樣技術，通過在時域上多通道并行交替采樣，使采樣速率達到原來單片ADC的多倍。最后進行多路交替采樣試驗，結果驗證了該方法的正確性。

發(fā)表于：2/24/2016

在LabView平臺下的任意波信號發(fā)生器設計

利用LabView圖形化虛擬儀器開發(fā)平臺，設計一個基于FPGA的DDS（直接數(shù)字頻率合成）信號發(fā)生器。通過FPGA的下位機和LabView上位機的配合使之能夠輸出多種固定波形和任意波形，在不用改變硬件平臺的情況下，能夠隨時對系統(tǒng)進行重構或拓展開發(fā)。

發(fā)表于：2/23/2016