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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

資源受限設(shè)備的ZigBee樹(shù)路由協(xié)議改進(jìn)算法研究

ZigBee提供的自由表樹(shù)路由算法與IEEE802.15.4標(biāo)準(zhǔn)的資源受限設(shè)備尋址方案，只適用于有限大小的對(duì)稱樹(shù)網(wǎng)絡(luò)。本文提出了一種高效的路由算法和一個(gè)基于前綴碼的靈活的、可變長(zhǎng)度的尋址方案。該方案消除了路由表，并且不限制網(wǎng)絡(luò)的規(guī)模，允許設(shè)備擁有任意數(shù)的子節(jié)點(diǎn)；利用簡(jiǎn)單的數(shù)學(xué)與/或邏輯等式來(lái)決定路由，并可以適用幾乎所有類型的樹(shù)狀網(wǎng)絡(luò)。理論分析和仿真結(jié)果表明，這種靈活的機(jī)制大大降低了成本開(kāi)銷。

發(fā)表于：2/9/2016

吉比特MAC接口IP軟核的分析與研究

MAC(Media Access Control)層位于網(wǎng)絡(luò)結(jié)構(gòu)七層協(xié)議中的數(shù)據(jù)鏈路層，控制局域網(wǎng)中的多個(gè)節(jié)點(diǎn)對(duì)共享介質(zhì)的訪問(wèn)，保證相鄰節(jié)點(diǎn)之間數(shù)據(jù)的可靠傳輸。本文介紹一種吉比特MAC接口的結(jié)構(gòu)，該MAC采用基于描述符傳輸?shù)腄MA（Direct Memory Access）和雙通道的MTL(MAC Transaction Layer)，在半雙工模式下支持10/100 Mb/s、全雙工模式下支持10/100/1 000 Mb/s的網(wǎng)絡(luò)數(shù)據(jù)傳輸速率。

發(fā)表于：2/7/2016

基于DSP+FPGA的高速數(shù)據(jù)處理與存儲(chǔ)系統(tǒng)設(shè)計(jì)

針對(duì)信號(hào)處理數(shù)據(jù)量大、實(shí)時(shí)性要求高的特點(diǎn)，從實(shí)際應(yīng)用出發(fā)，設(shè)計(jì)了以雙DSP+FPGA為核心的并行信號(hào)處理模塊。為了滿足不同的信號(hào)處理任務(wù)需求，F(xiàn)PGA可以靈活地選擇與不同的DSP組成不同的信號(hào)處理結(jié)構(gòu)，同時(shí)為滿足大數(shù)據(jù)存儲(chǔ)要求設(shè)計(jì)了可方便網(wǎng)絡(luò)控制的數(shù)據(jù)存儲(chǔ)模塊。模塊之間可以通過(guò)自定義LVDS接口實(shí)現(xiàn)互聯(lián)，組成一個(gè)系統(tǒng)。

發(fā)表于：2/5/2016

基于狀態(tài)機(jī)的圖像信息提取的FPGA設(shè)計(jì)及仿真分析

現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）應(yīng)用于圖像處理時(shí)，需要對(duì)數(shù)據(jù)中的圖像信息進(jìn)行準(zhǔn)確的提取。設(shè)計(jì)中，F(xiàn)PGA中解壓縮功能需要對(duì)壓縮數(shù)據(jù)中的圖像信息進(jìn)行提取。根據(jù)壓縮格式，設(shè)計(jì)了一種基于狀態(tài)機(jī)的圖像信息提取模塊，并且在XST（Xilinx官方綜合工具）以及Synplify pro兩個(gè)綜合環(huán)境下進(jìn)行了仿真驗(yàn)證。通過(guò)對(duì)比仿真結(jié)果的差異，嘗試分析設(shè)計(jì)的寄存器傳輸級(jí)視圖（RTL視圖），并找出了影響狀態(tài)機(jī)工作的關(guān)鍵要素。強(qiáng)調(diào)了代碼風(fēng)格對(duì)FPGA設(shè)計(jì)的重要性。

發(fā)表于：2/3/2016

基于顯著圖與稀疏特征的圖像視覺(jué)效果評(píng)價(jià)

提出一種基于顯著圖與稀疏特征的圖像視覺(jué)評(píng)價(jià)算法，其中顯著圖類似于視覺(jué)閾值，提取出圖像中的視覺(jué)注意區(qū)域，并使用獨(dú)立成分分析（Independent Component Analysis ，ICA）等同于稀疏編碼，來(lái)提取該區(qū)域的稀疏特征。最后通過(guò)綜合特征相似性和灰度相關(guān)性，得到一種全參考圖像質(zhì)量評(píng)價(jià)方法。通過(guò)在3個(gè)標(biāo)準(zhǔn)圖像數(shù)據(jù)庫(kù)測(cè)試的結(jié)果表明，相對(duì)于其他評(píng)價(jià)算法，該方法很好地?cái)M合了人眼主觀評(píng)價(jià)。

發(fā)表于：2/3/2016

基于視覺(jué)特性的JPEG圖像自適應(yīng)隱寫算法

提出一種基于視覺(jué)特性的圖像隱寫算法。該算法利用亮度和紋理閾值等人類視覺(jué)系統(tǒng)特性，并結(jié)合圖像各個(gè)局部分塊的亮度與紋理特征，將圖像劃分為強(qiáng)嵌入?yún)^(qū)、次嵌入?yún)^(qū)、弱嵌入?yún)^(qū)，計(jì)算各個(gè)局部分塊亮度和紋理，分別嵌入不同比特?cái)?shù)的秘密信息。實(shí)驗(yàn)結(jié)果表明，該算法能夠增加圖像秘密信息的嵌入容量，提高抗檢測(cè)性能，以及保持較高的峰值信噪比。

發(fā)表于：2/3/2016

基于I2C接口EEPROM讀寫控制器設(shè)計(jì)

簡(jiǎn)單介紹I2C總線協(xié)議，用Altera公司的FPGA（現(xiàn)場(chǎng)可編程門陣列）芯片設(shè)計(jì)I2C總線接口控制器，用于控制EEPROM（帶電可擦寫可編程只讀存儲(chǔ)器）的讀寫操作。

發(fā)表于：2/2/2016

一種基于FPGA的航空總線容錯(cuò)機(jī)制設(shè)計(jì)

航天應(yīng)用中，單粒子翻轉(zhuǎn)引發(fā)SRAM型FPGA的錯(cuò)誤最多，而EDAC設(shè)計(jì)在糾錯(cuò)模塊中有著廣泛的應(yīng)用。將依據(jù)擴(kuò)展海明碼設(shè)計(jì)的[40，32]EDAC模塊嵌入到ARINC 659的雙口數(shù)據(jù)DPRAM和指令SRAM中，提高了總線控制器的容錯(cuò)處理能力。

發(fā)表于：2/2/2016

臺(tái)積電16nm制程獲賽靈思FPGA大單

賽靈思（Xilinx）昨（1）日宣布，旗下采用臺(tái)積電最新16納米制程的最新可編程邏輯芯片（FPGA）VirtexUltraScale+正式出貨首家客戶采用，并將元件或主機(jī)板出貨給超過(guò)60家客戶。賽靈思是繼續(xù)蘋果和海思之后，又一半導(dǎo)體元件大廠加入臺(tái)積電16納米制程陣營(yíng)，為臺(tái)積電首季業(yè)績(jī)添助力。

發(fā)表于：2/2/2016

Xilinx發(fā)貨業(yè)界首批高端FinFET FPGA 16nm Virtex UltraScale+器件

賽靈思公司今天宣布其 Virtex® UltraScale+? FPGA面向首批客戶開(kāi)始發(fā)貨，這是業(yè)界首款采用臺(tái)積公司(TSMC)16FF+工藝制造的高端FinFET FPGA。賽靈思在UltraScale+產(chǎn)品系列與設(shè)計(jì)工具上一直與100多家客戶積極接觸，目前已向其中60多家客戶發(fā)貨器件和/或開(kāi)發(fā)板。 Virtex UltraScale+器件加上Zynq® UltraScale+ MPSoC和Kintex® UltraScale+ FPGA展示了賽靈思16nm產(chǎn)品組合三大系列已經(jīng)悉數(shù)登場(chǎng)。

發(fā)表于：2/1/2016