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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應用價值。

基于CASA和譜減法的清音分離改進算法

現(xiàn)有的基于計算聽覺場景分析（CASA）的單通道語音盲信號分離算法大多集中在對濁音分離的研究，對清音分離的研究甚少。針對清音分離的問題，對傳統(tǒng)的基于CASA和譜減法的清音分離算法進行改進，改進算法通過估計語音onset/offset判別出可能存在清音的時頻塊，并利用相鄰時頻單元能量具有連續(xù)性的原理，對相應的時頻塊中每一時頻單元分別進行噪聲能量估計，使噪聲能量估計更加精準。仿真實驗結(jié)果表明，改進算法比傳統(tǒng)算法運算量更小，對清音分離的有效性更高。

發(fā)表于：2016/1/28

智能車路徑識別與控制性能提高方法研究及實現(xiàn)

為提高智能車路徑識別的準確性、實時性和魯棒性，采用“圖像采集—圖像處理”交叉執(zhí)行的方式，同時在圖像處理階段采用跟蹤邊緣檢測算法，并將模糊控制算法和PID算法進行整合。整體實驗結(jié)果表明，智能車的速度提高了33.3%，準確率提高了35.7%。本研究中的智能車系統(tǒng)可發(fā)展應用于現(xiàn)代汽車的輔助駕駛系統(tǒng)，提高智能交通的安全性。

發(fā)表于：2016/1/26

基于多核DSP互聯(lián)架構(gòu)的SAR處理研究與設(shè)計

提出了一種基于多核DSP互聯(lián)架構(gòu)的SAR成像處理方案。首先，介紹了一種基于方位子塊插值的PFA實時成像算法。其次，研究了TI多核DSP TMS320C6678的處理性能，介紹了一種典型的RapidIO互聯(lián)架構(gòu)，并進一步提出基于該架構(gòu)的SAR成像處理方案。最后，通過給出SAR成像結(jié)果并對比傳統(tǒng)解決方案，證明了該處理方案的有效性和先進性。

發(fā)表于：2016/1/21

核高基項目首顆高性能FPGA芯片面世

“兩千萬門級，集成6.5G bps高速Serdes、硬核PCIe以及DDR3/2控制器和PHY，CME-C1在關(guān)鍵技術(shù)指標上達到了國內(nèi)領(lǐng)先，可實現(xiàn)對同行競爭對手中端FPGA 芯片的部分替代，有效填補國產(chǎn)FPGA的市場空白?！焙烁呋鶉铱萍贾卮髮ｍ桭PGA研發(fā)及產(chǎn)業(yè)化應用課題負責人、京微雅格市場副總裁王海力激動地說。

發(fā)表于：2016/1/21

蛙跳螢火蟲算法及其在無線電頻譜分配中的應用

螢火蟲算法是一種生物群智能的隨機優(yōu)化算法，該算法通過模擬螢火蟲在覓食、擇偶中產(chǎn)生熒光而相互吸引、移動、合作等行為來解決最優(yōu)化問題。雖然該算法具有設(shè)置參數(shù)少、原理簡單、更新公式清晰等優(yōu)點，但是存在著種群過早收斂到局部最優(yōu)解或者種群收斂速度慢等問題。為此本文提出蛙跳螢火蟲算法。該算法利用蛙跳的分群思想來優(yōu)化螢火蟲算法。利用蛙跳算法對種群進行分群和局部深度優(yōu)化，不斷地迭代以尋得最優(yōu)解。在對蛙跳螢火蟲算法研究的基礎(chǔ)上把它應用于無線電頻譜分配中，獲得比較滿意的頻譜分配方式。

發(fā)表于：2016/1/20

中國自主知識產(chǎn)權(quán)的FPGA產(chǎn)品又創(chuàng)新高

2016年1月19日，京微雅格（北京）科技有限公司今日召開“國家科技重大專項核高基項目首顆高性能FPGA芯片暨京微雅格CME-C1（祥云）系列新品發(fā)布會”，宣布其面向大容量FPGA市場的“云”系列首款FPGA芯片，CME-C1（祥云）正式發(fā)布。武漢虹信通信技術(shù)有限公司、普天信息技術(shù)研究院、遼寧聚龍金融設(shè)備股份有限公司等產(chǎn)業(yè)代表，媒體代表近百名嘉賓出席了此次發(fā)布活動。

發(fā)表于：2016/1/20

京微雅格CME-C1的五大典型應用介紹

CME-C1是京微雅格新近推出的高性能大容量“云”系列首顆產(chǎn)品，邏輯容量折合2000萬門級。CME-C1采用TSMC 40nm先進工藝，采用全新的6輸入查找表架構(gòu)，獨創(chuàng)36x18的DSP單元，內(nèi)嵌大容量每塊18K位ram，高速串行接口可達6.5Gbps，通用差分I/O可達1.3Gbps，同時還內(nèi)置硬核PCIe支持5G速率Gen2、DDR3/2控制器以及PHY讀寫速率可達1333Mbps，各項指標均達國內(nèi)領(lǐng)先水平。

發(fā)表于：2016/1/20

多核同時多線程處理器的線程調(diào)度器設(shè)計

多核同時多線程處理器（SMT_PAAG）是用于圖形、圖像及數(shù)字信號處理的一種多核處理器?；谶@種處理器提出了一種硬件線程調(diào)度器，該調(diào)度器采用同時多線程技術(shù)，最多可同時執(zhí)行四個線程，支持八個線程阻塞模式下的快速上下文切換。這樣避免了因阻塞帶來的等待問題，能夠有效提高處理器的工作效率和資源利用率。通過在處理器上運行圖形處理算法進行性能評測。結(jié)果表明，SMT-PAAG處理器通過挖掘指令級并行和線程級并行，將處理器的性能提高了69.25%。

發(fā)表于：2016/1/18

基于UVM和Matlab搭建的DVB-S編碼調(diào)制系統(tǒng)驗證平臺

提出了一種用于測試一個DVB-S編碼調(diào)制系統(tǒng)的功能驗證平臺。該平臺使用高級驗證方法學（Universal Verification Methodology，UVM）搭建了驗證平臺的主要結(jié)構(gòu)，并在驗證平臺中使用外接Matlab作為復雜數(shù)字信號處理的參考模型。介紹了功能驗證平臺的主要結(jié)構(gòu)和組件的設(shè)計，詳細介紹了UVM通過直接編程接口（Direct Programming Interface，DPI）以C++為橋梁與Matlab連接的設(shè)計方法。通過實際仿真驗證比較，使用這種方法搭建的聯(lián)合平臺比純硬件語言Verilog語言搭建的仿真驗證平臺在驗證時間上縮短了近50%，避免了對復雜信號處理驗證模型的硬件語言設(shè)計，提高了針對復雜信號處理系統(tǒng)驗證平臺的搭建效率。

發(fā)表于：2016/1/15

艾睿電子和Microsemi推出全新Arrow-Built SF2+開發(fā)套件

2016年1月5日 - 香港，艾睿電子公司（NYSE：ARW）宣布，艾睿不斷增加的開發(fā)套件組合又增加了新的產(chǎn)品：Arrow-built SF2+開發(fā)套件，它采用Microsemi的SmartFusion?2片上系統(tǒng)（SoC）現(xiàn)場可編程門陣列（FPGA）、Microsemi的Timberwolf? 音頻處理器和Microsemi的LX系列功率器件。SF2+開發(fā)套件是期待提升至下一級集成設(shè)計的軟件和硬件工程師的理想選擇。

發(fā)表于：2016/1/5