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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進行深入談判，計劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

基于FPGA和Nios系統(tǒng)設(shè)計的智能電子測試儀器

介紹了一款以FPGA和NIOS系統(tǒng)為核心設(shè)計的智能電子測試儀器。該儀器主要圍繞友晶公司的Altera DE270開發(fā)板進行開發(fā)，借助直接數(shù)字頻率合成(DDS)技術(shù)與FPGA芯片的可編程、易修改的特性，實現(xiàn)了正弦波、余弦波、三角波、方波、鋸齒波5種基礎(chǔ)波形與AM、FM、2ASK、2PSK 4種調(diào)制信號的輸出，并且在LCD液晶屏上實時顯示輸出波形。此外，對于外部反饋信號，系統(tǒng)利用NiosⅡ嵌入式微處理器對信號做進一步的處理，例如波形的幅度變換、頻率測量、電壓測量和幅頻特性分析等。該智能電子測試儀器實現(xiàn)了波形發(fā)生器、數(shù)字示波器、掃頻儀、頻率計、電壓表等多種儀器在功能上的綜合，是智能儀器儀表設(shè)計的一次全新的嘗試。

發(fā)表于：4/5/2016

MathWorks發(fā)布包含MATLAB和Simulink產(chǎn)品系列的2016a版本

2016 年 3 月 22 日 – MathWorks今日宣布，推出了 Release 2016a (2016a 版本)。此發(fā)行版包括 MATLAB 實時編輯器，它能夠在單一的交互式環(huán)境中編寫、運行和修改代碼，從而加快探索性分析；還包括 App Designer，它是用于簡化 MATLAB App 構(gòu)建流程的開發(fā)環(huán)境。R2016a 還包含Simulink 的許多新功能，有助于加快模型開發(fā)和仿真速度，此外還提供其他所有產(chǎn)品的更新和修復(fù)程序。

發(fā)表于：3/30/2016

預(yù)測未來5年可穿戴技術(shù)的7大趨勢

2015年可穿戴設(shè)備引領(lǐng)了科技界的大潮流。在2014年，全球可穿戴設(shè)備的出貨量為3550萬臺，到了2015年，這個數(shù)字飆升到了8500萬，相比2014年上漲了139%。

發(fā)表于：3/29/2016

基于存儲器映射的Flash高速低功耗驅(qū)動實現(xiàn)

針對高速大容量Flash芯片控制中面臨的高速可靠性不高與動態(tài)功耗大的問題，研究了一種將復(fù)雜狀態(tài)機操作映射到內(nèi)嵌RAM上運行的方法。通過對內(nèi)嵌RAM讀地址的切換，實現(xiàn)了等延時的狀態(tài)跳變與輸出控制。同時采用加強時鐘管理、分割組合邏輯來避免信號不必要的翻轉(zhuǎn)，極大地提高了時序運行的可靠性并降低了其動態(tài)功耗。實踐表明，該方法實現(xiàn)的Flash控制時序比傳統(tǒng)的狀態(tài)機在資源消耗和功耗方面均能降低50%以上，為復(fù)雜時序邏輯的實現(xiàn)提供了一個新思路。

發(fā)表于：3/25/2016

基于FPGA的改進結(jié)構(gòu)的DDS設(shè)計與實現(xiàn)

主要介紹了數(shù)字頻率合成器的原理和雜散來源，給出了節(jié)約存儲空間的ROM表的壓縮算法，采用相位抖動和平衡DAC方法對DDS結(jié)構(gòu)進行了改進，抑制了相位截斷誤差和減小了DAC非理想特性的影響。仿真分析了用于相位抖動的隨機序列周期性對雜散的影響，最后基于FPGA平臺實現(xiàn)了改進結(jié)構(gòu)的DDS，并對結(jié)果進行了測試。測試結(jié)果表明DDS用作跳頻器時，雜散抑制優(yōu)于40 dBc。采用此種方法設(shè)計的DDS雜散抑制度高，穩(wěn)定性好，性能優(yōu)越。

發(fā)表于：3/25/2016

鋰離子電池正極材料研究取得進展相關(guān)公司或受益

24日從中國科學(xué)院網(wǎng)站獲悉，中國科學(xué)院金屬研究所沈陽材料科學(xué)國家（聯(lián)合）實驗室高性能陶瓷材料研究部王曉輝課題組在前期研究基礎(chǔ)上，通過創(chuàng)造極度缺水的酸性合成環(huán)境，在國際上首次制備出12nm厚的[100]取向LiFePO4超薄納米片。該工作為今后進一步提高鋰離子電池倍率性能提供新的方法和視角。

發(fā)表于：3/25/2016

異步響應(yīng)式集群實時監(jiān)控系統(tǒng)設(shè)計

針對傳統(tǒng)模式DCS的監(jiān)控系統(tǒng)無法滿足高并發(fā)請求的性能要求以及投資過大等問題，使用低價的樹莓派嵌入式計算機、異步非阻塞服務(wù)器平臺Node.js和集群技術(shù)設(shè)計全新的過程監(jiān)控系統(tǒng)，以滿足工業(yè)監(jiān)控高性能需求。

發(fā)表于：3/14/2016

基于FPGA的陣列信號數(shù)據(jù)采集系統(tǒng)

針對陣列信號數(shù)據(jù)采集系統(tǒng)設(shè)計要求具有幅相一致、速度快、大數(shù)據(jù)量的特點，設(shè)計了一種基于FPGA的陣列信號數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)以同步采樣A/D轉(zhuǎn)換器為核心，配合基于FPGA的控制單元，完成128路陣列信號同步采樣功能。同時采用88E1111作為網(wǎng)絡(luò)PHY芯片，完成與上位機之間的千兆位UDP通信，實現(xiàn)大數(shù)據(jù)量高速傳輸功能。經(jīng)測試，系統(tǒng)實現(xiàn)了對128路陣列信號的采集與傳輸，具有良好的幅度一致性、相位一致性以及快速、穩(wěn)定的特點。

發(fā)表于：3/14/2016

基于CPLD的光伏數(shù)據(jù)采集系統(tǒng)的設(shè)計

為了提升光伏陣列的輸出效率，設(shè)計了一種以復(fù)雜可編程邏輯器件（CPLD）為核心，基于MSP430F169單片機的光伏數(shù)據(jù)采集系統(tǒng)。針對傳統(tǒng)的數(shù)據(jù)采集方式速度慢、外圍電路復(fù)雜、安全性低的問題，開發(fā)設(shè)計了基于CPLD的光伏發(fā)電數(shù)據(jù)采集系統(tǒng)，并且內(nèi)部采用了先進的先入先出隊列（FIFO）存儲結(jié)構(gòu)。通過RS232串口方式和無線模塊方式與上位機通信傳輸。實驗證明，本設(shè)計數(shù)據(jù)采集速度快、功耗低、傳輸穩(wěn)定可靠。

發(fā)表于：3/11/2016

基于Zedboard的掌靜脈采集認證系統(tǒng)設(shè)計

針對普通攝像頭難以獲取掌靜脈圖像，提出一種基于OV7720傳感芯片的USB紅外攝像頭靜脈采集方案，通過合理配置傳感器芯片參數(shù)可獲取清晰掌靜脈圖像。針對基于紋理方向的掌靜脈識別算法在現(xiàn)有嵌入式平臺運算慢耗時長的問題，設(shè)計實現(xiàn)一種基于Zedboard的掌靜脈快速識別認證系統(tǒng)。該系統(tǒng)由片上處理系統(tǒng)(Processing System，PS)完成掌靜脈圖像采集、預(yù)處理，可編程序邏輯陣列(Programable Logic，PL)實現(xiàn)特征提取算法。結(jié)果表明，靜脈特征提取算法的FPGA實現(xiàn)可顯著縮短識別時間，使整個識別認證過程降到0.1 s以內(nèi)。

發(fā)表于：3/10/2016