《電子技術(shù)應(yīng)用》
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基于FPGA抗高沖擊機載雷達回波存儲系統(tǒng)設(shè)計
2016年電子技術(shù)應(yīng)用第4期
范國浩1,2,張艷兵1,2,李新娥1,2
1.中北大學(xué) 電子測試技術(shù)國家重點實驗室,山西 太原030051; 2.中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點實驗室,山西 太原030051
摘要: 機載多普勒雷達回波正交兩路信號數(shù)據(jù)量大,傳輸速率高。機載環(huán)境復(fù)雜并且如果發(fā)生空難,存儲設(shè)備跌落將經(jīng)受高沖擊作用,殼體極易變形使內(nèi)部電路損壞,導(dǎo)致所記錄數(shù)據(jù)丟失。傳統(tǒng)總線式控制數(shù)據(jù)記錄儀存儲容量小,傳輸速率慢,無法承受跌落沖擊。針對這些問題,設(shè)計了基于硬件控制的雙通道雷達回波存儲系統(tǒng),可以存儲兩路共128 GB數(shù)據(jù),存儲速率可達160 MB/s,并提出合理的機械結(jié)構(gòu)設(shè)計,進行兩級緩沖防護。實驗結(jié)果表明,系統(tǒng)在高沖擊惡劣環(huán)境下數(shù)據(jù)可以有效回讀。
中圖分類號: TN952
文獻標識碼: A
DOI:10.16157/j.issn.0258-7998.2016.04.022
中文引用格式: 范國浩,張艷兵,李新娥. 基于FPGA抗高沖擊機載雷達回波存儲系統(tǒng)設(shè)計[J].電子技術(shù)應(yīng)用,2016,42(4):78-80,84.
英文引用格式: Fan Guohao,Zhang Yanbing,Li Xine. Design of airborne radar echo storage system with high impact resistance based on FPGA[J].Application of Electronic Technique,2016,42(4):78-80,84.
Design of airborne radar echo storage system with high impact resistance based on FPGA
Fan Guohao1,2,Zhang Yanbing1,2,Li Xine1,2
1.National Key Laboratory for Electronic Measurement Technology, North University of China,Taiyuan 030051,China; 2.Key Laboratory of Instrumentation Science & Dynamic Measurement of Ministry of Education, North University of China,Taiyuan 030051,China
Abstract: Airborne Doppler radar echo orthogonal two-way signal data is large and the transmission rate is high.The airborne environment is complex and if there is a crash, the storage device will be subjected to a high impact, and the shell is very easy to deform and the data will loss. The traditional bus type control data recorder is of small storage capacity, slow transmission rate, and can not afford to drop impact. To solve these problems, this paper designs a dual channel radar echo storage system based on hardware control. It can store two channels of 128 GB data. The storage rate can reach 160 MB/s, and a reasonable mechanical structure design is proposed. The two level buffer protection is designed. The experimental results show that the system can be effectively used to read the data under high impact and bad environment.
Key words : radar echo;high speed and large capacity;FPGA;impact resistance

0 引言

    機載脈沖多普勒雷達是應(yīng)用多普勒效應(yīng)并以頻譜分離技術(shù)抑制各類背景雜波的脈沖雷達,具有提高預(yù)警、對付低空突防目標和攻擊地面目標的能力[1]。多普勒雷達以一定頻率發(fā)射高頻能量矩形脈沖波,每次發(fā)射為同頻連續(xù)的若干相干脈沖波串,各次發(fā)射的頻率有所差別且時間間隔大約為100 μs~300 μs。機載雷達回波存儲設(shè)備需要對大量的正交兩路回波數(shù)據(jù)進行高速采集,同時完成數(shù)據(jù)的可靠存儲以待飛機反航后進行數(shù)據(jù)回讀與分析。傳統(tǒng)的雷達回波多路數(shù)據(jù)記錄儀大多采用控制總線來實現(xiàn)各路數(shù)據(jù)的實時記錄,這種方式具有操作方便、靈活性強、易于實現(xiàn)等優(yōu)點[2]。但是機載環(huán)境復(fù)雜,傳統(tǒng)的總線控制型數(shù)據(jù)記錄設(shè)備的穩(wěn)定性與可靠性不高,存儲容量小,傳輸速率低。并且如果發(fā)生空難,存儲設(shè)備跌落將經(jīng)受高沖擊、高溫等惡劣環(huán)境,數(shù)據(jù)的有效回讀很難實現(xiàn),設(shè)備的可靠性大大降低。針對此,本文提出一種基于FPGA的抗高沖擊雷達回波存儲系統(tǒng)。

1 系統(tǒng)總體方案設(shè)計

    隨著雷達成像技術(shù)向高分辨率方向發(fā)展,對雷達回波存儲設(shè)備在容量與速度方面都提出了更高的要求。本文所設(shè)計的存儲系統(tǒng)接收多普勒雷達數(shù)字信號處理機處理后的I、Q兩路正交加密信號,每一路的傳輸速率最大可達160 MB/s,單路存儲容量不少于60 GB。系統(tǒng)設(shè)計采用模塊化思想,主要分為以下幾大部分:信號調(diào)理模塊、FPGA邏輯控制單元、Flash存儲陣列、讀數(shù)模塊等。系統(tǒng)框圖如圖1所示。

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    具體工作過程為:系統(tǒng)上電后各模塊初始化,處理機輸出的回波信號經(jīng)過信號調(diào)理模塊被送入A/D轉(zhuǎn)換電路與捕捉觸發(fā)電路,A/D部分輸出14位并行LVDS信號,隔離后在FPGA控制下經(jīng)FIFO緩存至Flash存儲陣列中。記錄完成后通過讀數(shù)模塊可以進行數(shù)據(jù)回讀,以便在上位機中對數(shù)據(jù)進行分析處理。

2 系統(tǒng)主要模塊設(shè)計

2.1 信號調(diào)理模塊

    該模塊的作用是對信號進行初步處理,包括增益調(diào)整、隔離、阻抗匹配、濾波等,使得信號滿足進入后續(xù)電路的要求。其結(jié)構(gòu)圖如圖2所示。

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    雷達整個發(fā)射周期內(nèi)的信號量是巨大的,ck4-t3.gif一分鐘即可產(chǎn)生約3 GB的數(shù)據(jù)量。而在整個周期中信號的占空比卻是很小的,所以系統(tǒng)只需要存儲有回波信號段內(nèi)的信號。回波捕捉電路提供了存儲開始的觸發(fā)信號。根據(jù)多普勒雷達回波信號的特點,在捕捉電路中設(shè)計了三級檢測機制,以實現(xiàn)有效信號的準確捕捉,如圖3所示。目標回波的脈沖寬度是0.2 μs~0.5 μs,而噪聲脈沖通常是瞬時的、隨機的[4]。所以通過過零檢測所設(shè)門限的可能是噪聲脈沖,下一級的脈寬檢測則有效避免了誤觸發(fā)。在第三級檢測中考慮到兩路正交信號是同時到達的,滿足此條件才會產(chǎn)生觸發(fā)信號。同時,在FIFO中預(yù)留一段空間可存放N個采樣值,F(xiàn)IFO中的數(shù)據(jù)是實時更新的,始終保持最新的N個回波數(shù)據(jù)。當觸發(fā)信號來臨時,有效的回波數(shù)據(jù)才會經(jīng)FIFO緩存進入Flash中,而觸發(fā)前的那一部分信號也被很好地保留下來。

2.2 FPGA控制模塊

    考慮設(shè)計要求等實際情況,F(xiàn)PGA主控芯片采用的是CycloneIII系列EP3C16F256CN。該芯片有著豐富的片內(nèi)資源,采用BAG封裝形式,具有LVDS差分接口。設(shè)計時可在QusrtusII中直接調(diào)用IP核altlvde_rx(RLVDS)來與ADS6142的LVDS接口相連。此IP核具有在外部時鐘的控制下完成多路并行數(shù)據(jù)的同步接收、串并轉(zhuǎn)換和數(shù)據(jù)緩沖的能力[2]。該主控芯片可以很好地完成LVDS信號的傳輸。同時,為確保存儲系統(tǒng)的高可靠性,ECC校驗也是NAND Flash所必須的,該功能在FPGA中通過調(diào)用IP核實現(xiàn)。

2.3 存儲模塊

    存儲部分選用的是三星公司的第二代NAND Flash芯片K9GBG08U0A,內(nèi)部有2個2 GB的芯片疊加,總?cè)萘繛? GB。具有存儲容量大、數(shù)據(jù)掉電不易丟失的特點[3]。其讀寫擦等控制均由FPGA完成。

    為滿足每路數(shù)據(jù)存儲容量不少于60 GB的設(shè)計要求,在每一路中都采用16片存儲芯片組成的存儲陣列。每4片組成一組進行字擴充,每4組進行位擴充。形成位寬32 bit、總?cè)萘?28 GB的存儲陣列,實現(xiàn)大容量數(shù)據(jù)存儲的目的。存儲陣列如圖4所示。

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    針對Flash存入速率較慢、傳輸速率無法達到要求的情況,本文在位擴展的同時,采取流水線操作的技巧來使數(shù)據(jù)的存儲速率成倍提高。流水線方式主要是利用芯片自主編程時間向下一級存儲單元寫入數(shù)據(jù),形成流水式的數(shù)據(jù)傳輸[2]。先加載前一級存儲單元的地址和數(shù)據(jù),數(shù)據(jù)加載完畢之后,這一級進入自動編程階段[2]。這一級的編程時間與下一級地址、數(shù)據(jù)加載時間是重合的,如此便可省去每一級編程等待時間。各級如此反復(fù)操作形成流水式操作模式。每一組可實現(xiàn)的數(shù)據(jù)存儲速率為40 MB/s,每一路中4組同時進行可視為并行32位數(shù)據(jù)傳輸,速率可達40×4=160 MB/s,實現(xiàn)高速數(shù)據(jù)傳輸?shù)哪康摹?/p>

2.4 讀數(shù)模塊

    本系統(tǒng)采用由LabVIEW所設(shè)計的上位機軟件,通過USB3.0接口發(fā)送讀數(shù)與擦除等命令。Flash的讀寫擦都有自己固定的時序,讀數(shù)階段也采用流水式方法從存儲陣列中讀出數(shù)據(jù)。讀數(shù)時產(chǎn)生的ECC校驗碼會與存數(shù)時產(chǎn)生的校驗碼通過異或比較,比較的結(jié)果判斷所存數(shù)據(jù)是否需要糾錯。

3 系統(tǒng)抗沖擊分析

    本系統(tǒng)的工作環(huán)境惡劣,飛機上的強振動以及發(fā)生墜落后瞬間伴隨著的強大沖擊力,這些都有可能對內(nèi)部的電路板造成破壞。本文對機械殼體與填充進行合理的設(shè)計,采取兩級保護,以確保系統(tǒng)在高壓力、高沖擊環(huán)境下內(nèi)部電路可以正常工作。最后,對所設(shè)計的殼體在ANSYS13.0中進行抗沖擊試驗仿真。

3.1 防護結(jié)構(gòu)設(shè)計

    本系統(tǒng)共有三塊電路板:1號信號調(diào)理板、2號Flash存儲版、3號FPGA控制板。其中2號板作為數(shù)據(jù)的存儲部分最為重要。設(shè)備在遭受強沖擊受損后,只要2號板是完整的便可正?;刈x數(shù)據(jù)。所以將2號板置于核心位置,其機構(gòu)圖如圖5所示。

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    殼體設(shè)計為圓柱體,因其在相同材料下比其他形狀殼體強度更高。圓柱殼體360°對稱,而立方體每條棱和棱角處易出現(xiàn)應(yīng)力集中,使殼體變形或損壞[6]。綜合考慮各種緩沖材料的彈性模量、伸長率與強度,選用高強度合金鋼作為機械外殼,泡沫鋁作為內(nèi)層防護,外層用橡膠填充,內(nèi)層采用環(huán)氧樹脂進行灌封。

    高強度合金鋼經(jīng)特殊熱處理達到適當硬度,硬度過低會導(dǎo)致殼體變形,硬度過高使材料脆性增加,結(jié)構(gòu)易碎裂。環(huán)氧樹脂固化成型后,具有硬度高、絕緣、耐腐蝕、耐老化、耐冷熱沖擊等特性[5]。泡沫鋁是一種可通過改變密度調(diào)節(jié)彈性模量且各向同性的金屬材料,具有較高的抗彎剛度和沖擊波吸收能力[6]。選用的這些緩沖材料都有較大的彈性模量,在高沖作用下首先通過自身變形吸收一大部分能量。在緩沖作用下,沖擊力幅值變小、脈寬變寬,將損壞程度降至最低,提高殼體的耐抗性。

3.2 仿真與分析

    材料模型與仿真參數(shù)選取的好壞會直接影響仿真效果。在查閱各類文獻的基礎(chǔ)上,選取了仿真所用的材料模型以及材料密度、楊氏模量、泊松比等相關(guān)參數(shù),如表1所示。

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    在仿真中,做出如下假設(shè)[6]

    (1)殼體各部分均勻連續(xù),整個結(jié)構(gòu)視為剛體,不計邊界效應(yīng),無初始應(yīng)力。

    (2)沖擊力方向單一,不計重力。

    (3)沖擊過程視為絕熱過程。

    采用網(wǎng)格曲線,劃分方式為AutoMesh法,此種網(wǎng)格劃分方法對規(guī)則性立方體的受力分析具有比較高的精度。沿圓柱面法向方向施加峰值大小為50 000 g、脈寬為2.3 μs的瞬時作用力。仿真分析得出形變圖如圖6所示。由仿真形變圖得知中心位置2號板在沖擊峰值處所受沖擊載荷經(jīng)緩沖可降至3%以下,屈服應(yīng)力處于內(nèi)層防護可承受范圍。

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4 實驗結(jié)果與分析

    圖7為實驗中一組Flash的時序仿真圖。fosc_j為時鐘信號,8位片選信號ce按流水線控制方式依次被拉低,使并行8位數(shù)據(jù)存儲至Flash陣列中。

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    使用信號發(fā)生器對整個存儲系統(tǒng)進行驗證,輸入一路方波信號,使系統(tǒng)上電、觸發(fā),存儲完成后,對已灌封好且已存儲好數(shù)據(jù)的設(shè)備進行馬歇特錘模擬跌落實驗,施加峰值為50 000 g,脈寬為30 μs的加速度信號。經(jīng)模擬跌落實驗后的殼體破損,但內(nèi)部電路板完好,取出2號存儲板通過讀數(shù)接口進行數(shù)據(jù)回讀。所讀取的數(shù)據(jù)波形如圖8所示。

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5 結(jié)論

    本文設(shè)計了基于硬件控制的抗高沖擊機載雷達回波存儲系統(tǒng),并對主要模塊進行了詳細分析。系統(tǒng)以FPGA為主控單元,并提出合理的機械結(jié)構(gòu)設(shè)計。軟件時序仿真與沖擊實驗表明:基于流水線的控制邏輯使存儲速率可達160 MB/s,存儲陣列的設(shè)計使存儲容量高達128 GB,且在承受50 000 g沖擊加速度下,內(nèi)部電路不損壞,數(shù)據(jù)可有效回讀,實現(xiàn)了抗高沖擊高速大容量存儲系統(tǒng)的設(shè)計。

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