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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

是德科技發(fā)布 AXIe 寬帶數(shù)字接收機(jī)支持多通道數(shù)據(jù)流盤功能

　2015 年 12 月 18 日，北京――是德科技公司（NYSE：KEYS）日前發(fā)布 M9703B AXIe 高速數(shù)字化儀/寬帶數(shù)字接收機(jī)的多模塊同步功能，借以此功能可以增加 M9703B 數(shù)據(jù)流盤通道的數(shù)量。新的捆綁選件（-CB1/-CB2）支持 5G、雷達(dá)和衛(wèi)星通信以及航空航天與國(guó)防領(lǐng)域所應(yīng)用的多通道相位相干數(shù)字下變頻（DDC）應(yīng)用。

發(fā)表于：12/21/2015

第一屆5G算法創(chuàng)新大賽推動(dòng)廣泛研究，助力5G發(fā)展

2015年12月18日，西安 —— 今天，Altera公司 (NASDAQ: ALTR) 公布第一屆5G算法創(chuàng)新大賽最終結(jié)果。該大賽是業(yè)界首個(gè)旨在促進(jìn)研究機(jī)構(gòu)與企業(yè)結(jié)合、激發(fā)創(chuàng)新、推進(jìn)5G研究發(fā)展的競(jìng)賽。第一屆5G算法創(chuàng)新大賽由Altera、西安電子科技大學(xué)、友晶科技主辦，華為、英特爾、展訊等公司贊助。自今年5月啟動(dòng)以來(lái)，大賽吸引了來(lái)自全國(guó)31個(gè)城市76所大學(xué)184支隊(duì)伍，共462名學(xué)生參賽，基于Altera的FPGA開發(fā)板，完成三種5G在研的新空口核心算法，即SCMA（稀疏碼多址接入）、F-OFDM（可變子載波帶寬的非正交波形）和Polar Code（極化碼）的鏈路仿真、與FPGA實(shí)現(xiàn)。經(jīng)過歷時(shí)半年多的比賽，共有30支隊(duì)伍進(jìn)入決賽，其中20支隊(duì)伍榮獲5G算法創(chuàng)新大賽一、二、三等獎(jiǎng)，13支隊(duì)伍榮獲“優(yōu)秀算法仿真設(shè)計(jì)獎(jiǎng)”和“優(yōu)秀FPGA實(shí)現(xiàn)獎(jiǎng)”，西安電子科技大學(xué)由于本屆大賽的成功舉辦提供了巨大支持而榮獲大賽“最佳主辦獎(jiǎng)”。大賽的最終結(jié)果公布在大賽官網(wǎng)，網(wǎng)址為http://www.innovateasia.com/5g/index.html。

發(fā)表于：12/21/2015

數(shù)字下變頻中抽取濾波器的設(shè)計(jì)及FPGA實(shí)現(xiàn)

針對(duì)軟件無(wú)線電接收機(jī)數(shù)字下變頻中高速數(shù)字信號(hào)的降采樣需求，利用半帶濾波器及級(jí)聯(lián)積分梳狀濾波器，設(shè)計(jì)了一種半帶濾波器前置的多級(jí)抽取濾波器架構(gòu)。通過Simulink搭建系統(tǒng)模型驗(yàn)證之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上實(shí)現(xiàn)了一種下采樣率為64的抽取濾波器。Modelsim仿真結(jié)果表明，該抽取濾波器設(shè)計(jì)是有效的，達(dá)到了設(shè)計(jì)指標(biāo)。

發(fā)表于：12/21/2015

IDL與VC信息相互傳遞的實(shí)現(xiàn)方法

為了準(zhǔn)確傳遞和保存IDL可視化數(shù)據(jù)信息，實(shí)現(xiàn)語(yǔ)言之間的互通性、資源共享性、數(shù)據(jù)信息的多樣性、調(diào)用格式的不同性，基于解析函數(shù)調(diào)用的方法，運(yùn)用動(dòng)態(tài)鏈接庫(kù)和一系列的子類函數(shù)獲取數(shù)據(jù)，使IDL與VC之間相互轉(zhuǎn)換信息，可通過VC直接對(duì)遙感影像進(jìn)行處理，為應(yīng)用系統(tǒng)的研發(fā)提供了一種新方法。試驗(yàn)實(shí)例證明，該方法能簡(jiǎn)單有效地將IDL與VC有機(jī)地結(jié)合在一起，實(shí)現(xiàn)了信息相互傳遞，并通過C直接對(duì)遙感影像進(jìn)行操作處理。

發(fā)表于：12/20/2015

動(dòng)態(tài)進(jìn)化環(huán)境在組卷中的建模與應(yīng)用

針對(duì)遺傳算法組卷易陷入早熟、難以收斂的問題進(jìn)行研究，結(jié)合進(jìn)化環(huán)境對(duì)進(jìn)化過程的影響和引導(dǎo)，對(duì)動(dòng)態(tài)進(jìn)化環(huán)境進(jìn)行建模，提出了一種基于動(dòng)態(tài)變異池的策略。該策略的種群不共享變異池，在每次變異前，根據(jù)每個(gè)個(gè)體的弱點(diǎn)動(dòng)態(tài)生成該個(gè)體的變異基因庫(kù)，以此改善當(dāng)前變異環(huán)境，實(shí)施引導(dǎo)性變異，提高解質(zhì)量。該策略能加速收斂，并在很大程度上提高收斂精度。實(shí)驗(yàn)數(shù)據(jù)表明，采用了該策略的組卷算法能快速生成各項(xiàng)指標(biāo)都與約束條件十分貼近的試卷，具有很好的實(shí)用價(jià)值。

發(fā)表于：12/20/2015

Xilinx宣布支持16nmUltraScale+ 器件的工具與文檔公開提供

2015年12月11日，中國(guó)北京——All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布支持16nmUltraScale+?系列的工具及文檔面向公眾公開提供，其中包含Vivado® 設(shè)計(jì)套件HLx版、嵌入式軟件開發(fā)工具、賽靈思Power Estimator （功耗評(píng)估器），以及用于Zynq® UltraScale+ MPSoC及Kintex® UltraScale+器件的技術(shù)文檔。

發(fā)表于：12/20/2015

基于FPGA的硬件排序系統(tǒng)設(shè)計(jì)

針對(duì)軟件排序速度慢、排序數(shù)據(jù)量小以及占用CPU資源多等問題，設(shè)計(jì)了一種基于FPGA的硬件排序系統(tǒng)。排序過程采用DMA工作方式，不占用CPU資源；數(shù)據(jù)傳輸采用SISO（串行輸入/串行輸出）方式，減少FPGA內(nèi)部布線資源，增強(qiáng)排序系統(tǒng)可靠性。利用Modelsim仿真工具對(duì)硬件排序系統(tǒng)進(jìn)行仿真驗(yàn)證，仿真結(jié)果表明，硬件排序系統(tǒng)可以有效提高排序效率以及降低CPU使用率。

發(fā)表于：12/18/2015

美高森美和Thales e-Security宣布簽署硬件安全模塊經(jīng)銷商協(xié)議

致力于在功耗、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation，紐約納斯達(dá)克交易所代號(hào)：MSCC) 宣布與Thales e-Security簽訂一項(xiàng)經(jīng)銷商協(xié)議?？蛻敉ㄟ^使用Thales e-Security的nShield硬件安全模塊(HSM)、定制固件和在所有美高森美SmartFusion?2系統(tǒng)級(jí)芯片(SoC)現(xiàn)場(chǎng)可編程邏輯器件(FPGA)和IGLOO?2 FPGA器件內(nèi)置的先進(jìn)安全協(xié)議，可以自動(dòng)防止其系統(tǒng)在世界各地任何生產(chǎn)設(shè)施中被過度制造，避免數(shù)百萬(wàn)美元的收益損失。

發(fā)表于：12/18/2015

基于因子分析的動(dòng)態(tài)負(fù)載均衡算法

隨著互聯(lián)網(wǎng)的不斷發(fā)展、用戶數(shù)量的急劇增長(zhǎng)，互聯(lián)網(wǎng)中出現(xiàn)了網(wǎng)絡(luò)擁塞、服務(wù)器負(fù)載過重、響應(yīng)時(shí)間過長(zhǎng)等嚴(yán)重問題，其中負(fù)載均衡算法是影響服務(wù)器集群整體性能的一個(gè)關(guān)鍵因素。運(yùn)用統(tǒng)計(jì)學(xué)中的因子分析理論，提出了一種基于因子分析的負(fù)載均衡算法。該算法利用因子分析法計(jì)算出綜合負(fù)載，并用這個(gè)指標(biāo)幫助負(fù)載均衡器選擇合適的服務(wù)器，均勻地將用戶的請(qǐng)求進(jìn)行分發(fā)，從而達(dá)到整體上較好的負(fù)載均衡。

發(fā)表于：12/17/2015

采用窗函數(shù)法進(jìn)行數(shù)字信號(hào)截短的優(yōu)化算法

對(duì)數(shù)字信號(hào)進(jìn)行有限點(diǎn)數(shù)的截短采樣時(shí)，通常會(huì)發(fā)生頻譜泄露。提出一種基于FPGA的矩形窗、海明窗、漢寧窗和布萊克曼窗四個(gè)窗函數(shù)的改進(jìn)型信號(hào)截短算法方案，并對(duì)其資源消耗和運(yùn)行速度進(jìn)行優(yōu)化，從而提高頻譜泄露的性能。為了減少系統(tǒng)資源消耗和提高精度，采用了資源共享技術(shù)、選擇合理的數(shù)據(jù)位寬以及為CORDIC模塊選擇合適的迭代次數(shù)；為了優(yōu)化速度，采用了恰當(dāng)?shù)牧魉€技術(shù)，從而較大提高了處理速度。仿真表明，優(yōu)化后的系統(tǒng)邏輯資源減少20%~51%，時(shí)序約束達(dá)到360 MHz，其中的布萊克曼窗對(duì)第一級(jí)旁瓣衰減達(dá)到59.3 dB。

發(fā)表于：12/17/2015