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英特爾正式宣布出售Altera 51%股份

英特爾正式宣布出售Altera 51%股份

4 月 14 日消息，英特爾北京時間 20:30 正式宣布同私募股權(quán)企業(yè) Silver Lake 銀湖資本達成 FPGA 子公司 Altera 股份出售協(xié)議。Silver Lake 將以 87.5 億美元的估值買下 Altera 51% 的股份，英特爾繼續(xù)持有剩余 49% 股份。

動態(tài)進化環(huán)境在組卷中的建模與應(yīng)用

針對遺傳算法組卷易陷入早熟、難以收斂的問題進行研究，結(jié)合進化環(huán)境對進化過程的影響和引導(dǎo)，對動態(tài)進化環(huán)境進行建模，提出了一種基于動態(tài)變異池的策略。該策略的種群不共享變異池，在每次變異前，根據(jù)每個個體的弱點動態(tài)生成該個體的變異基因庫，以此改善當(dāng)前變異環(huán)境，實施引導(dǎo)性變異，提高解質(zhì)量。該策略能加速收斂，并在很大程度上提高收斂精度。實驗數(shù)據(jù)表明，采用了該策略的組卷算法能快速生成各項指標都與約束條件十分貼近的試卷，具有很好的實用價值。

發(fā)表于：12/20/2015

Xilinx宣布支持16nmUltraScale+ 器件的工具與文檔公開提供

2015年12月11日，中國北京——All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布支持16nmUltraScale+?系列的工具及文檔面向公眾公開提供，其中包含Vivado® 設(shè)計套件HLx版、嵌入式軟件開發(fā)工具、賽靈思Power Estimator （功耗評估器），以及用于Zynq® UltraScale+ MPSoC及Kintex® UltraScale+器件的技術(shù)文檔。

發(fā)表于：12/20/2015

基于FPGA的硬件排序系統(tǒng)設(shè)計

針對軟件排序速度慢、排序數(shù)據(jù)量小以及占用CPU資源多等問題，設(shè)計了一種基于FPGA的硬件排序系統(tǒng)。排序過程采用DMA工作方式，不占用CPU資源；數(shù)據(jù)傳輸采用SISO（串行輸入/串行輸出）方式，減少FPGA內(nèi)部布線資源，增強排序系統(tǒng)可靠性。利用Modelsim仿真工具對硬件排序系統(tǒng)進行仿真驗證，仿真結(jié)果表明，硬件排序系統(tǒng)可以有效提高排序效率以及降低CPU使用率。

發(fā)表于：12/18/2015

美高森美和Thales e-Security宣布簽署硬件安全模塊經(jīng)銷商協(xié)議

致力于在功耗、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣布與Thales e-Security簽訂一項經(jīng)銷商協(xié)議?？蛻敉ㄟ^使用Thales e-Security的nShield硬件安全模塊(HSM)、定制固件和在所有美高森美SmartFusion?2系統(tǒng)級芯片(SoC)現(xiàn)場可編程邏輯器件(FPGA)和IGLOO?2 FPGA器件內(nèi)置的先進安全協(xié)議，可以自動防止其系統(tǒng)在世界各地任何生產(chǎn)設(shè)施中被過度制造，避免數(shù)百萬美元的收益損失。

發(fā)表于：12/18/2015

基于因子分析的動態(tài)負載均衡算法

隨著互聯(lián)網(wǎng)的不斷發(fā)展、用戶數(shù)量的急劇增長，互聯(lián)網(wǎng)中出現(xiàn)了網(wǎng)絡(luò)擁塞、服務(wù)器負載過重、響應(yīng)時間過長等嚴重問題，其中負載均衡算法是影響服務(wù)器集群整體性能的一個關(guān)鍵因素。運用統(tǒng)計學(xué)中的因子分析理論，提出了一種基于因子分析的負載均衡算法。該算法利用因子分析法計算出綜合負載，并用這個指標幫助負載均衡器選擇合適的服務(wù)器，均勻地將用戶的請求進行分發(fā)，從而達到整體上較好的負載均衡。

發(fā)表于：12/17/2015

采用窗函數(shù)法進行數(shù)字信號截短的優(yōu)化算法

對數(shù)字信號進行有限點數(shù)的截短采樣時，通常會發(fā)生頻譜泄露。提出一種基于FPGA的矩形窗、海明窗、漢寧窗和布萊克曼窗四個窗函數(shù)的改進型信號截短算法方案，并對其資源消耗和運行速度進行優(yōu)化，從而提高頻譜泄露的性能。為了減少系統(tǒng)資源消耗和提高精度，采用了資源共享技術(shù)、選擇合理的數(shù)據(jù)位寬以及為CORDIC模塊選擇合適的迭代次數(shù)；為了優(yōu)化速度，采用了恰當(dāng)?shù)牧魉€技術(shù)，從而較大提高了處理速度。仿真表明，優(yōu)化后的系統(tǒng)邏輯資源減少20%~51%，時序約束達到360 MHz，其中的布萊克曼窗對第一級旁瓣衰減達到59.3 dB。

發(fā)表于：12/17/2015

基于FPGA與LabVIEW的DDS任意信號發(fā)生器設(shè)計

實現(xiàn)了一種基于FPGA與LabVIEW平臺的任意波形發(fā)生器。通過FPGA搭建硬件平臺，與LabVIEW上位機軟件實現(xiàn)串口通信，實時調(diào)整FPGA內(nèi)部波形數(shù)據(jù)，可實現(xiàn)正弦波、方波、鋸齒波、三角波、高斯白噪聲、疊加正弦波、自定義公式等常規(guī)波形，同時也可以手動繪制任意波形，充分發(fā)揮了軟件的靈活性。通過參數(shù)的設(shè)定，可方便地設(shè)計各種復(fù)雜波形。本設(shè)計在EP4CE15F17C8芯片上實現(xiàn)，與LabVIEW上位機軟件協(xié)同工作，經(jīng)測試系統(tǒng)具有良好的穩(wěn)定性、靈活性。

發(fā)表于：12/16/2015

多路圖像數(shù)據(jù)合成LCD顯示控制器設(shè)計

針對現(xiàn)有LCD顯示控制器處理多路圖像數(shù)據(jù)合成的性能局限，提出了一種用于嵌入式系統(tǒng)的多路圖像數(shù)據(jù)合成LCD顯示控制器的設(shè)計方案。該方案以FPGA為顯示控制器的核心處理器件，經(jīng)視頻接口和8080接口輸入數(shù)據(jù)，由SDRAM協(xié)調(diào)控制器完成數(shù)據(jù)存取，最終通過合成疊加送入LCD完成顯示。通過實際電路驗證表明，該LCD顯示控制器可以實現(xiàn)多路圖像數(shù)據(jù)的輸入、合成、顯示，且性能良好、運行穩(wěn)定，并具有一定的移植性和可擴展性，可應(yīng)用于有特殊圖像處理要求的嵌入式系統(tǒng)中。

發(fā)表于：12/16/2015

OpenStack云環(huán)境下多節(jié)點塊存儲研究

基于OpenStack本身的塊存儲設(shè)計，在云計算平臺中實現(xiàn)了多節(jié)點塊存儲的iSCSI SAN配置，為虛擬機提供了跨網(wǎng)段、跨節(jié)點的獨立塊存儲服務(wù)，并在不同節(jié)點間、虛擬機上分別對其進行測試，對學(xué)習(xí)和實際構(gòu)建云平臺中跨網(wǎng)段多節(jié)點的塊存儲服務(wù)有參考價值。

發(fā)表于：12/15/2015

基于MapReduce和分布式緩存的KNN分類算法研究

隨著大數(shù)據(jù)時代的到來，K最近鄰（KNN）算法較高的計算復(fù)雜度的弊端日益凸顯。在深入研究了KNN算法的基礎(chǔ)上，結(jié)合MapReduce編程模型，利用其開源實現(xiàn)Hadoop，提出了一種基于MapReduce和分布式緩存機制的KNN并行化方案。該方案只需要通過Mapper階段就能完成分類任務(wù)，減少了TaskTracker與JobTracker之間的通信開銷，同時也避免了Mapper的中間結(jié)果在集群任務(wù)節(jié)點之間的通信開銷。通過在Hadoop集群上實驗，驗證了所提出的并行化KNN方案有著優(yōu)良的加速比和擴展性。

發(fā)表于：12/15/2015