0 引言

    跳頻系統(tǒng)由于抗干擾能力強被廣泛應(yīng)用，其中最重要的器件為頻率合成器，它決定了系統(tǒng)的性能。越來越多的設(shè)備都依賴于頻率合成技術(shù)，所以頻率源可以稱作為許多電子系統(tǒng)的“心臟”。數(shù)字頻率合成器（Direct Digital Synthesizer，DDS）由于具有頻率分辨率高、轉(zhuǎn)換時間快、相位噪聲低等傳統(tǒng)技術(shù)無法實現(xiàn)的優(yōu)點，在頻率合成技術(shù)領(lǐng)域中占有重要地位。

    DDS的缺點是輸出信號頻譜雜散多，因此雜散抑制成為了研究DDS的重要課題。傳統(tǒng)的濾波方式主要依賴低通濾波器，雖然可以在一定程度上濾除雜散，但頻譜純度不高。本文在此基礎(chǔ)上分析雜散來源，采用只讀存儲器（Read-Only Memory, ROM）的壓縮算法、相位抖動法及平衡DAC法3種方法結(jié)合的方式，從根本上抑制了雜散，節(jié)約了存儲空間，優(yōu)化了性能。最后基于可編程邏輯器件(Field-Programmable Gate Array，FPGA)實現(xiàn)了改進結(jié)構(gòu)的DDS。與專用DDS芯片相比成本更低、操作更加靈活，而且還能在線更新配置。

1 DDS的基本原理及雜散分析

1.1 DDS的基本原理

    DDS的基本結(jié)構(gòu)組成如圖1所示。它由L位相位累加器、ROM、數(shù)模轉(zhuǎn)換器(Digital to Analog Converter，DAC)及低通濾波器(Low Pass Filter，LPF)組成。f_clk為時鐘頻率，用于提供DDS各部分的同步工作；L為相位累加器的位數(shù)，相位累加器是DDS的核心部分，作用是對頻率控制字Fcw進行累加，當(dāng)累加器溢出時，就完成了一個周期。累加器的輸出數(shù)據(jù)代表了輸出波形的相位，通過相位幅度轉(zhuǎn)換器可以實現(xiàn)相位到幅值的變換。相位幅度轉(zhuǎn)換可以有很多種方法^[1]，最常用的是查表法，該方法需要將波形數(shù)據(jù)預(yù)先存儲在ROM表中。本文就采用了ROM查表的設(shè)計方法，D為ROM存儲數(shù)據(jù)位數(shù)，即為DAC的位數(shù)。經(jīng)過模數(shù)轉(zhuǎn)換器得到相應(yīng)的階梯波，最后在經(jīng)過低通濾波器進行平滑后，得到所需頻率的平滑連續(xù)波形。

    DDS的輸出頻率為f_out=Fcw·f_clk/2^L，因此改變頻率控制字即可改變DDS的輸出頻率。DDS遵循奈奎斯特采樣定律，即最高的輸出頻率是時鐘頻率的一半，即f_out=f_clk/2^L。但由于受低通濾波器的限制，實際的最大輸出頻率為時鐘頻率的40%。頻率分辨率為f=f_clk/2^L，時鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率，位數(shù)越多，頻率分辨率越大。

1.2 DDS的雜散分析

    在實際的DDS中，由于ROM容量及數(shù)據(jù)量化位數(shù)有限分別帶來了相位截斷誤差ε_p(n)和幅度量化誤差ε_m(n)，同時DAC的非理想化也帶來了轉(zhuǎn)換誤差ε_DA(n)。正是這些誤差在信號頻譜中引入了雜散成分，據(jù)此可以構(gòu)造出DDS雜散(誤差)來源模型，如圖2所示^[2]。

    取相位累加器輸出L位中的高W位進行ROM尋址，即舍去低的B=L-W位，設(shè)輸入信號s(n)為：

    由式(8)可見，量化位數(shù)D每增加一位，則SNR將提高6 dB。

    通常認(rèn)為除了DAC有的限位數(shù)外，DAC的瞬間毛刺、DAC的非線性、時鐘的泄漏等非理想特性都是導(dǎo)致DDS輸出頻譜純度低的因素。

    由上述分析可知，增加ROM表的存儲位數(shù)可有效地抑制雜散。本文采用了ROM壓縮法抑制相位截斷誤差引起的雜散，同時采用DAC平衡法抑制DAC非理想特性引起的雜散，提高頻譜純度。

2 雜散抑制處理

2.1 基于對稱性的4：1壓縮算法

    根據(jù)正弦波的對稱性，對ROM進行了4：1壓縮，節(jié)省了存儲空間，提高了利用率。地址位的最高位即第10位用于判斷波形是處于[0，π]范圍內(nèi)，還是處于[π，2π]范圍內(nèi)；次高位即第9位用于判斷波形是位于[0，π/2]范圍內(nèi)，還是處于[π/2，π]范圍內(nèi)；由于進行了壓縮，故ROM表中存儲的正弦波的地址位為8 b，即ROM深度為28；考慮到DAC的精度為8 b，故ROM表中的正弦波的數(shù)據(jù)位為8 b，即ROM寬度為8；于是，ROM的存儲容量為2⁸×8，若不進行壓縮，ROM的存儲容量為2¹⁰×8，可見，存儲空間節(jié)省了四分之一。這里的正弦波由Matlab生成，是對正弦波[0，π/2]之間進行256個點的抽樣，并量化成8 b。優(yōu)化的結(jié)構(gòu)如圖3所示^[4]。

2.2 相位抖動法及DAC非線性的改進

    相位抖動法主要是針對相位截斷誤差信號存在的周期性問題，將有規(guī)律的周期性雜散信號轉(zhuǎn)換成隨機的、無規(guī)律的信號^[5]，從而達(dá)到抑制雜散的作用。相位抖動為幅值在[0，2^B]范圍內(nèi)均勻分布的周期性隨機擾動序列。

    同時采用了平衡DAC結(jié)構(gòu)的方法，改善DAC非理想特性造成的雜散，如圖4所示，在此結(jié)構(gòu)下的DAC結(jié)構(gòu)完全相同，幅度量化后將信號取非，通過DAC后，將輸出0信號相減，從而抑制由于DAC非理想造成的雜散。

    設(shè)相位累加器的位數(shù)L=10，頻率控制字Fcw=127，相位截斷位數(shù)B=4，幅度量化位數(shù)D=10。對DDS頻譜進行Matlab仿真，如圖5所示，離散單根譜線由相位截斷誤差和幅度量化誤差引起。

    在上述條件下加入相位抖動r(n)，r(n)為幅值在[0，2^B]范圍內(nèi)均勻分布的周期性隨機擾動序列，取其周期為1 000 000個采樣點。將r(n)與相位累加器的輸出相加，達(dá)到抑制雜散的作用。仿真結(jié)果如圖6所示。

    對比以上兩圖可知，加入相位抖動后，由相位截斷誤差造成的單根幅值較高的譜線被打散，分布到底部噪聲。雜散的抑制是以增加底部噪聲為代價的，而底部噪聲不會影響DDS的頻譜。故采用此種方法抑制了雜散，最大抑制大于20 dB。

    相位加抖的原理是利用周期更大的隨機序列將誤差序列的周期性打散，故隨機序列的周期越大，對雜散信號的抑制越大。改變隨機序列的參數(shù)，將r(n)周期設(shè)為10 000采樣點，DDS輸出頻譜如圖7所示。

    由此可知，增加隨機序列r(n)的周期，可以抑制底部噪聲，但r(n)的周期越大，硬件實現(xiàn)越困難。實際應(yīng)用中，隨機序列周期的選取應(yīng)在硬件條件允許范圍內(nèi)盡可能降低底部噪聲。

3 DDS的硬件實現(xiàn)及測試

    本文的硬件實現(xiàn)平臺為Xilinx的Virtex-5芯片，在此FPGA平臺上實現(xiàn)DDS^[6]。ADC為ADI公司的AD9709，它是一款支持最高采樣速率為125 M、具有雙通道、數(shù)據(jù)精度為8 b的數(shù)模裝換器。

    本文實現(xiàn)的DDS作為某跳頻系統(tǒng)項目中的跳頻器使用，對采用改進結(jié)構(gòu)后的DDS指標(biāo)進行了測試。跳頻頻譜圖如圖8所示。

    其中，頻段為5 MHz～15 MHz，跳頻頻率間隔為5 MHz，頻率切換時間為10 ns，跳頻駐留時間為40 μs，雜散<-40 dBc。

    頻譜儀實測的3個頻點為5 MHz、10 MHz、15 MHz。由于DDS為數(shù)字系統(tǒng)，當(dāng)它從一個頻率轉(zhuǎn)化到另一個頻率的切換時間應(yīng)為一個時鐘周期，即10 ns。由圖可以得出跳變頻率的雜散低于-40 dBc，采用改進結(jié)構(gòu)后，DDS雜散抑制度提高。

4 總結(jié)

    本文給出了基于Xilinx Virtex-5芯片實現(xiàn)跳頻系統(tǒng)中的DDS，并對ROM查找表的結(jié)構(gòu)進行了優(yōu)化，節(jié)省了ROM資源，更重要的是從根本上有效地抑制了相位截斷誤差和幅度量化誤差。同時采用相位抖動和非平衡DAC的改進結(jié)構(gòu)對雜散進一步抑制。實測結(jié)果表明，跳頻器的雜散抑制優(yōu)于40 dBc。改進后的DDS雜散小，頻譜純度高，性能優(yōu)越，易于實現(xiàn)。

參考文獻

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