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基于近場測試的自參考算法[測試測量][工業(yè)自動化]

對于集成度高的天線，必須采用一定的算法才能實現(xiàn)對各個通道的幅度和相位信息準確有效的檢測，而現(xiàn)有常見的算法（包括近場校準、FFT算法等）都需要獲得相位信息，因此需要天線對測試提供參考通道。這與天線高集成度相悖，也對天線的設計，特別是共形天線的設計提出了更高要求。為解決傳統(tǒng)算法依賴參考通道提供參考相位的問題，并針對高集成度天線常用的近場掃描測試系統(tǒng)，設計了自參考算法的解決方案并進行驗證。試驗表明，采用自參考測試算法進行近場測試的測試結果與傳統(tǒng)帶獨立參考通道的近場測量系統(tǒng)測試結果高度吻合。此外，采用自參考測試算法，不需要單獨的參考通道，適用于高集成一體化天線的近場測試，對于已裝機的天線現(xiàn)場測試排故具有重要意義。

發(fā)表于：8/17/2019

高壓電力廊道巡檢機器人控制系統(tǒng)研究[電源技術][工業(yè)自動化]

定期巡檢是保障高壓電力廊道正常生產(chǎn)、安全運行的重要工作。針對電力廊道空間大、內(nèi)部環(huán)境復雜、空氣濕度大以及含可燃性氣體的問題，設計了一種多傳感器、可遠程操控的智能巡檢機器人，克服了時間和環(huán)境的約束，保障了巡檢結果的準確性。經(jīng)測試表明，該巡檢機器人既可以完成巡檢任務，還具有適應性強、可靠性高、控制靈活且抗干擾性高等優(yōu)點。

發(fā)表于：8/16/2019

單兵便攜式水下綜合信息系統(tǒng)設計與實現(xiàn)[測試測量][其他]

針對蛙人特種部隊、潛水員等水下作戰(zhàn)、作業(yè)需求，研發(fā)了小型化、一體化、數(shù)字化、模塊化、低功耗、便攜式的綜合信息系統(tǒng)。該系統(tǒng)集定位導航、水下通信、探測成像等功能于一體，可有效解決單兵水下面臨的看、聽、說、行等難題，在軍用和民用方面都具有廣闊應用前景。

發(fā)表于：8/16/2019

慣性導航系統(tǒng)中浮點計算加速單元設計[模擬設計][汽車電子]

石英振梁加速度計采用頻率輸出的形式表示加速度，在慣性導航系統(tǒng)中，需要將頻率值轉換為加速度值，再進行姿態(tài)解算。采用軟件方法進行浮點計算，需要耗費CPU大量的計算能力。為了優(yōu)化頻率轉換的計算速度，設計一種面向頻率轉換應用的浮點計算加速單元，并基于FPGA進行了實現(xiàn)與驗證。結果表明，系統(tǒng)從數(shù)據(jù)采樣到頻率轉換，然后將頻率值轉換成加速度進行姿態(tài)解算，陀螺儀測得的角速度進行積分，最后完成數(shù)據(jù)融合，使用本文設計的浮點加速單元來實現(xiàn)頻率轉換，速度提高了2倍。

發(fā)表于：8/15/2019

基于Kogge-Stone加法器改進的雙域模乘器[模擬設計][其他]

模乘作為橢圓曲線公鑰密碼算法的核心運算，調(diào)用頻率最高，提高其運算速度對于提高橢圓曲線密碼處理器的性能具有重要意義?；贙ogge-Stone加法結構，結合可重構技術，實現(xiàn)一種能夠同時支持素數(shù)域GF(p)和二元域GF(2m)上模乘運算的雙域模乘器，并對模塊進行合理復用，節(jié)省硬件資源。用Verilog VHDL語言對該模乘器進行RTL級描述，并采用0.18 μm CMOS工藝標準單元庫進行邏輯綜合。實驗結果表明，該雙域模乘器的最大時鐘頻率為476 MHz，占用硬件資源66 518 gates，實現(xiàn)256位的模乘運算僅需0.27 μs。

發(fā)表于：8/15/2019

一種基于可變相位累加器的全數(shù)字鎖相環(huán)[EDA與制造][工業(yè)自動化]

提出了一種具有可變相位累加器電路結構的新型全數(shù)字鎖相環(huán)。采用EDA技術完成了對該系統(tǒng)的設計，利用ModelSim軟件對所設計的電路進行了系統(tǒng)仿真實驗，并進行了硬件實驗驗證。實驗結果表明，含有可變相位累加器構成的全數(shù)字鎖相環(huán)可拓展系統(tǒng)環(huán)路的鎖相范圍，提高鎖相頻率，降低系統(tǒng)總功耗，并且不會增加FPGA芯片內(nèi)部的邏輯資源。由于該鎖相環(huán)內(nèi)部信號的傳遞是并行傳輸，故可大大提高系統(tǒng)的鎖相速度。該鎖相環(huán)能夠作為功能模塊嵌入進電子系統(tǒng)芯片中，可廣泛應用于通信、電子測量和自動控制等領域。

發(fā)表于：8/14/2019

基于APD的2.5D封裝中介層自動化設計[EDA與制造][工業(yè)自動化]

由于高帶寬存儲器（High Bandwidth Memory，HBM）的高帶寬特性，在2.5D封裝中介層（Interposer）的版圖設計過程中存在大量HBM接口的連線需要手動完成。介紹了如何使用SKILL語言在Allegro封裝設計工具 (Allegro Package Design，APD) 中實現(xiàn)HBM接口的自動布線，將原來的手動布線時間從2周縮短到10 min，大大壓縮設計周期。

發(fā)表于：8/14/2019

行為級模型功能比對驗證的自動方法學[模擬設計][其他]

在混合信號芯片設計領域，Verilog/Systemverilog/VHDL等行為級模型被廣泛應用于描述模擬和混合信號模塊的電路特性，用以幫助實現(xiàn)更快速全面的全芯片功能驗證。為了保證正確、有效和全面的全芯片功能驗證，電路模塊的行為級模型和晶體管級設計之間的功能比對驗證(Behavior vs.Schematic，BVS)非常關鍵。在此之前，利用現(xiàn)有的EDA工具，只能進行邏輯狀態(tài)的BVS矢量檢查，而不能進行實數(shù)類型的矢量檢查。為了更好地描述模擬和混合信號模塊的行為特性，采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此對EDA工具提出了新的要求，需要其支持實數(shù)類型的矢量檢查。本文描述了一種行為級模型功能比對驗證的自動方法學，基于Cadence XPS仿真器的矢量檢查功能，可以同時實現(xiàn)邏輯狀態(tài)和實數(shù)類型的自動比對檢查。實數(shù)類型矢量檢查是向EDA供應商Cadence提出的一種新的概念和需求，且已經(jīng)在XPS仿真器中成功實現(xiàn)。

發(fā)表于：8/13/2019

基于硬件加速器的高性能芯片仿真與驗證[可編程邏輯][通信網(wǎng)絡]

展示了一款高性能無線局域網(wǎng)芯片采用硬件仿真加速器進行全芯片仿真與驗證的工作。該芯片采用了4發(fā)4收多天線、256QAM等技術，最高可以實現(xiàn)1.2 Gb/s的數(shù)據(jù)吞吐率。由于該芯片設計復雜，規(guī)模龐大，只使用傳統(tǒng)的軟件模擬和FPGA仿真難以實現(xiàn)芯片錯誤的快速定位與解決。在此情況下，使用硬件仿真加速器Palladium XP提供的全電路仿真方式(In-Circuit Emulation mode，ICE mode)成為了更為有效的方式。在實際應用中一個1 000幀的測試用例可以在20 min內(nèi)完成，相比傳統(tǒng)的軟件模擬提高了400倍以上的效率，相比FPGA原型系統(tǒng)驗證則能夠提供所有所需要的波形供下載分析。該方法大大加快了復雜芯片的設計效率。

發(fā)表于：8/13/2019

基于 PXI 的測試平臺的儀器認證策略[測試測量][汽車電子]

模塊化平臺提供與機架和臺式儀器相同的功能，且占地面積更小，成本更低。因此，當今在軍事 - 航空和商業(yè)應用中，大多數(shù)自動測試系統(tǒng)均采用模塊化架構。圖1展示的是典型的模塊化架構，其中包括模塊化儀器，嵌入式或外部控制器，控制總線以及用于模塊間控制和觸發(fā)的觸發(fā)/本地總線。多年來，出現(xiàn)了幾種架構，包括Standard Bus，GTXI，SCXI以及其他架構等。本文主要針對的是PXI和VXI平臺。

發(fā)表于：8/12/2019

鰭式場效應晶體管結合自熱效應的電遷移分析[電源技術][其他]

在先進工藝節(jié)點下，鰭式場效應晶體管(FinFET)工藝相對于平面技術提供了在功耗、性能與面積上的優(yōu)勢。但相對地，F(xiàn)inFET也會引起局部晶體管電流密度的驟增的問題，這也意味著信號線和電源地網(wǎng)絡的金屬電遷移可靠性會受到更大的沖擊。隨著FinFET的熱分布對互聯(lián)金屬線的溫度影響上升，電遷移失效概率上升的次級效應也由之產(chǎn)生。如今，熱效應的影響已經(jīng)成為了廣大設計公司不得不考慮的因素之一，在生產(chǎn)商的引導之下，Cadence Voltus提供了針對熱效應帶來影響的精準、強大并且靈活的解決方案?；诖它c對高平均翻轉率的芯片進行熱效應影響的檢查與分析，并且對電源的結構規(guī)劃和設計的物理實現(xiàn)進行改進。

發(fā)表于：8/12/2019

基于Innovus提升芯片性能的物理實現(xiàn)方法[模擬設計][其他]

對于規(guī)模日益增大，工作頻率不斷增加的高性能芯片設計，性能一直是物理設計的重點和難點。緩沖器的插入是為了最小化信號線延時，進而優(yōu)化時序，提升性能。描述了使用Cadence Innovus工具建立物理設計流程，減少各步驟間的偏差。同時在此流程的基礎上提出二次布局優(yōu)化方法，在16 nm下，通過一個高性能芯片設計驗證了該流程與方法，實例結果表明，設計性能得到很大改善，其中時序優(yōu)化達85.07%，該流程及方法可有效提升高性能芯片性能。

發(fā)表于：8/12/2019

基于深度學習的人臉活體檢測算法[嵌入式技術][其他]

身份認證技術有了很大的發(fā)展，隨之不斷出現(xiàn)的是各種偽造合法用戶信息的欺詐手段。針對這一問題，提出一種基于深度學習人臉活體檢測算法，分析了真實人臉和欺詐人臉之間的區(qū)別，將真實人臉和照片進行數(shù)據(jù)去中心化、zca白化去噪聲、隨機旋轉等處理；同時，利用卷積神經(jīng)網(wǎng)絡對照片的面部特征進行提取，提取出來的特征送入神經(jīng)網(wǎng)絡訓練、分類。算法在公開的數(shù)據(jù)庫NUAA上進行了驗證，實驗結果表明該方法降低了計算的復雜度，提高了識別準確率。

發(fā)表于：8/2/2019

基于FPGA的深度學習目標檢測系統(tǒng)的設計與實現(xiàn)[可編程邏輯][其他]

針對當前深度學習目標檢測算法計算復雜度高和內(nèi)存需求大等問題，設計并實現(xiàn)了一種基于FPGA的深度學習目標檢測系統(tǒng)。設計對應YOLOv2-Tiny目標檢測算法的硬件加速器，對加速器各模塊的處理時延建模，給出卷積計算模塊的詳細設計。實驗結果表明，與CPU相比，CPU+FPGA的異構系統(tǒng)是雙核ARM-A9能效的67.5倍，Xeon的94.6倍；速度是雙核ARM-A9的84.4倍，Xeon的5.5倍左右。并且，當前設計在性能上超過之前的工作。

發(fā)表于：8/2/2019

一種改進的RefineDet多尺度人臉檢測方法[可編程邏輯][安防電子]

針對車站、商場等大型場所中客流量大、背景復雜等原因?qū)е露喑叨热四槞z測精度低的問題，建立了一種基于RefineDet多層特征圖融合的多尺度人臉檢測方法。首先利用第一級網(wǎng)絡進行特征提取并在不同尺度的特征圖上粗略預估人臉位置；然后在第二級中通過特征金字塔網(wǎng)絡將低層特征與高層特征融合，進一步增強小尺寸人臉的語義信息；最后，通過置信度和焦點損失函數(shù)對檢測框進行二次抑制，達到邊框的精確回歸。實驗中將人臉候選區(qū)域的寬高比只設置為1:1，以此來降低運算量并提高人臉檢測精度。在Wider Face數(shù)據(jù)集上的實驗結果表明，該方法能有效檢測不同尺度的人臉，在Easy、Medium、Hard 3個子數(shù)據(jù)集上測試結果分別為93.4%、92%、84.4%的MAP，尤其對小尺寸人臉的檢測精度有明顯提高。

發(fā)表于：8/1/2019