頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 SpringSoft强化欧洲营运 扩展管理与技术应用团队 2009年9月8日英格兰纽伯里 — 专业IC设计软件全球供货SpringSoft(SpringSoft, Inc.)今天宣布，ISS Group与Transfer B.V.即将在北欧与荷比卢地区经销SpringSoft验证强化与全定制芯片设计解决方案。总部位于瑞典的ISS将担任SpringSoft Novas?验证强化产品的北欧经销商，涵盖VerdiAutomated Debug、Siloti? Visibility Automation与Certitude? Functional Qualification产品。Transfer B.V.总部位于荷兰，将专注于荷比卢市场(比利时、荷兰与卢森堡)配销SpringSoft的Laker?全定制IC设计与Novas验证强化产品。 發(fā)表于：2009/9/9 用FPGA实现优化的指纹识别预处理算法 在选取较优化的指纹识别预处理算法的基础上，根据算法的结构选取具有并行处理、低功耗、速度快等特点的FPGA作为实现算法的基本器件。由于用FPGA实现复杂算法较传统器件从思考角度和实现方向上都有很大区别，所以本次设计从新的方向来完成传统的指纹处理的设计。实际结果表明FPGA基本达到了设计的最初要求。 發(fā)表于：2009/9/9 卫星定位接收机载波跟踪的设计与实现 介绍了卫星定位接收机载波跟踪部分的设计和实现。在对比分析了载波频率跟踪（FLL）和载波相位跟踪（PLL）各自优点的基础上，提出一种易于通过FPGA实现的二阶FLL和三阶PLL相结合的载波跟踪方法。硬件实现采用Altera Cyclone II FPGA中的EP2C70。对该模块的Verilog硬件描述语言编程方法也进行了详细说明。实验测试结果表明该设计可以很好地满足动态性能和跟踪精度的要求。 發(fā)表于：2009/9/9 截短Reed-Solomon码译码器的FPGA实现 提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。 發(fā)表于：2009/9/9 FPGA：与ASSP和DSP相互竞合 市场有待扩容 近日，占有业界市场90%的FPGA企业齐聚《中国电子报》主办的2009FPGA产业发展论坛。FPGA企业代表和重要行业用户就FPGA产业发展前景，FPGA与ASSP、ASIC和DSP的竞争融合关系，FPGA要获得突破性发展所要克服的瓶颈，中国自主FPGA面临的诸多挑战等问题进行了精彩的交锋。 發(fā)表于：2009/9/9 亚科鸿禹参加Altera年度技术巡展，展示中国第一片530万门FPGA 近日，亚科鸿禹作为Altera中国大陆唯一的板级设计合作伙伴，参加了Altera在北京、上海、深圳等几大城市举行的巡回技术研讨会。 發(fā)表于：2009/9/9 应用于LTE-OFDM系统的Viterbi译码在FPGA中的实现 在OFDM系统中，为了获得正确无误的数据传输，要采用差错控制编码技术。LTE中采用Viterbi和Turbo加速器来实现前向纠错。提出一种在FPGA中实现的基于软判决的Viterbi译码算法，并以一个(2，1，2)、回溯深度为10的软判决Viterbi译码算法为例验证该算法，在Xilinx的XC3S500E芯片上实现了该译码器，最后对其性能做了分析。 發(fā)表于：2009/9/8 H.264视频解码IP核的设计与实现 H.264以其优异的性能在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用，因此研究H.264算法的硬件实现意义重大。本文设计了一种基于FPGA高效并行结构的H.264视频解码IP核，在设计中提出了优化遍历查表的CAVLC熵解码设计方案，并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。整个设计通过 Altera 公司 Stratix II系列的 EP2S60F672C5ES平台验证，在最高时钟频率82MHz下能以50frame/s的速度解码分辨率为320*240的灰度图像，在速度，功耗，成本，可移植性等方面都具有独特的优势和良好的发展空间。 發(fā)表于：2009/9/4 AVS视频解码中帧内预测模块的硬件化设计及SoPC验证 本文通过研究AVS标准中帧内预测的实现算法，对帧内预测模块进行了划分，并根据各个模块的实现方法分别对其进行了硬件化设计。其中，在预测值计算模块设计中，提出了一种关键路径更短、占用资源更少的可重构运算单元，利于流水线设计，可以提高运行频率。并且，在参考样本管理方案中采用了一种环形Ram预加载方案，可以有效地提高了预测速度。借助于基于Nios II 的SoPC系统，通过在Altera公司的Cyclone II FPGA平台上进行验证和测试，证明本设计的帧内预测模块可以正常工作在100Mhz，解码速度提高了19.4%。 發(fā)表于：2009/9/4 基于FPGA的多通道数据采集系统设计1 针对大地电磁探测系统的特点,设计了以FPGA为核心处理器的多通道高分辨率电磁数据采集系统，解决了五路24位ADC芯片ADS1255与ARM之间接口复杂、难以实现的问题。详细介绍了FPGA逻辑设计的模块划分和具体实现。本方案外围电路结构简单可靠，易于扩展，实现了采集系统的高性能和高可靠性，特别适用于多通道高精度的数据采集系统。 發(fā)表于：2009/9/4 <…500501502503504505506507508509…>
