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基于FPGA的高性能離散小波變換設(shè)計(jì)

在數(shù)字信號(hào)處理領(lǐng)域，小波變換無(wú)論在理論研究還是工程應(yīng)用方面都具有廣泛的價(jià)值，因此高性能離散小波變換的FPGA實(shí)現(xiàn)架構(gòu)的研究就顯得尤為重要。本文針對(duì)db8 (Daubechies 8)小波設(shè)計(jì)了一個(gè)16階16位的正、反變換系統(tǒng)，用DE2開發(fā)板進(jìn)行了系統(tǒng)驗(yàn)證，在FPGA的邏輯單元資源消耗12%的情況下，正、反變換的最高時(shí)鐘頻率分別達(dá)到了217.72MHz、217.58MHz。對(duì)比同類文獻(xiàn)，本設(shè)計(jì)在最高處理速度方面具有明顯的優(yōu)勢(shì)。在此基礎(chǔ)上，考慮到通用性的要求，本文還設(shè)計(jì)了一種小波種類可選、小波階數(shù)可調(diào)的通用小波變換FPGA架構(gòu)，該通用小波正、反變換系統(tǒng)的最高時(shí)鐘頻率分別為114.10 MHz、152.09 MHz。此結(jié)構(gòu)具有通用性強(qiáng)的特點(diǎn)，可高性能實(shí)現(xiàn)多種小波變換。設(shè)計(jì)采用DA(Distributed Arithmetic)算法和LUT(Look-Up Table)技術(shù)來(lái)實(shí)現(xiàn)小波變換中的濾波器，并使用流水線結(jié)構(gòu)以及調(diào)用Altera 提供的IP核完成了設(shè)計(jì)的優(yōu)化，用MATLAB驗(yàn)證了設(shè)計(jì)的功能。

發(fā)表于：9/4/2009