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開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

開(kāi)啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實(shí)現(xiàn)高級(jí)自動(dòng)化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標(biāo)不斷邁進(jìn)，市場(chǎng)對(duì)具備彈性連接、低功耗、高性能和強(qiáng)大安全性的系統(tǒng)需求與日俱增。　　然而，實(shí)施數(shù)字化轉(zhuǎn)型并非總是一帆風(fēng)順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進(jìn)系統(tǒng)，同時(shí)應(yīng)對(duì)軟件孤島、互聯(lián)網(wǎng)時(shí)代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對(duì)性地應(yīng)用高性能軟硬件的解決方案。

截短Reed-Solomon碼譯碼器的FPGA實(shí)現(xiàn)

提出了一種改進(jìn)的BM算法，并在此基礎(chǔ)上提出了一種大量采用并行結(jié)構(gòu)的截短RS碼譯碼器的實(shí)現(xiàn)方式。驗(yàn)證表明，該算法能顯著提高基于FPGA的RS譯碼器的速度并簡(jiǎn)化其電路結(jié)構(gòu)。

發(fā)表于：9/9/2009

FPGA：與ASSP和DSP相互競(jìng)合市場(chǎng)有待擴(kuò)容

近日，占有業(yè)界市場(chǎng)90%的FPGA企業(yè)齊聚《中國(guó)電子報(bào)》主辦的2009FPGA產(chǎn)業(yè)發(fā)展論壇。FPGA企業(yè)代表和重要行業(yè)用戶就FPGA產(chǎn)業(yè)發(fā)展前景，F(xiàn)PGA與ASSP、ASIC和DSP的競(jìng)爭(zhēng)融合關(guān)系，F(xiàn)PGA要獲得突破性發(fā)展所要克服的瓶頸，中國(guó)自主FPGA面臨的諸多挑戰(zhàn)等問(wèn)題進(jìn)行了精彩的交鋒。

發(fā)表于：9/9/2009

亞科鴻禹參加Altera年度技術(shù)巡展，展示中國(guó)第一片530萬(wàn)門(mén)FPGA

近日，亞科鴻禹作為Altera中國(guó)大陸唯一的板級(jí)設(shè)計(jì)合作伙伴，參加了Altera在北京、上海、深圳等幾大城市舉行的巡回技術(shù)研討會(huì)。

發(fā)表于：9/9/2009

應(yīng)用于LTE-OFDM系統(tǒng)的Viterbi譯碼在FPGA中的實(shí)現(xiàn)

在OFDM系統(tǒng)中，為了獲得正確無(wú)誤的數(shù)據(jù)傳輸，要采用差錯(cuò)控制編碼技術(shù)。LTE中采用Viterbi和Turbo加速器來(lái)實(shí)現(xiàn)前向糾錯(cuò)。提出一種在FPGA中實(shí)現(xiàn)的基于軟判決的Viterbi譯碼算法，并以一個(gè)(2，1，2)、回溯深度為10的軟判決Viterbi譯碼算法為例驗(yàn)證該算法，在Xilinx的XC3S500E芯片上實(shí)現(xiàn)了該譯碼器，最后對(duì)其性能做了分析。

發(fā)表于：9/8/2009

H.264視頻解碼IP核的設(shè)計(jì)與實(shí)現(xiàn)

H.264以其優(yōu)異的性能在實(shí)時(shí)網(wǎng)絡(luò)視頻通信、數(shù)字廣播電視及高清視頻存儲(chǔ)播放等方面獲得廣泛應(yīng)用，因此研究H.264算法的硬件實(shí)現(xiàn)意義重大。本文設(shè)計(jì)了一種基于FPGA高效并行結(jié)構(gòu)的H.264視頻解碼IP核，在設(shè)計(jì)中提出了優(yōu)化遍歷查表的CAVLC熵解碼設(shè)計(jì)方案，并詳細(xì)介紹了全流水線并行運(yùn)算結(jié)構(gòu)的反量化反DCT變換模塊和幀內(nèi)預(yù)測(cè)模塊的硬件實(shí)現(xiàn)。整個(gè)設(shè)計(jì)通過(guò) Altera 公司 Stratix II系列的 EP2S60F672C5ES平臺(tái)驗(yàn)證，在最高時(shí)鐘頻率82MHz下能以50frame/s的速度解碼分辨率為320*240的灰度圖像，在速度，功耗，成本，可移植性等方面都具有獨(dú)特的優(yōu)勢(shì)和良好的發(fā)展空間。

發(fā)表于：9/4/2009

AVS視頻解碼中幀內(nèi)預(yù)測(cè)模塊的硬件化設(shè)計(jì)及SoPC驗(yàn)證

本文通過(guò)研究AVS標(biāo)準(zhǔn)中幀內(nèi)預(yù)測(cè)的實(shí)現(xiàn)算法，對(duì)幀內(nèi)預(yù)測(cè)模塊進(jìn)行了劃分，并根據(jù)各個(gè)模塊的實(shí)現(xiàn)方法分別對(duì)其進(jìn)行了硬件化設(shè)計(jì)。其中，在預(yù)測(cè)值計(jì)算模塊設(shè)計(jì)中，提出了一種關(guān)鍵路徑更短、占用資源更少的可重構(gòu)運(yùn)算單元，利于流水線設(shè)計(jì)，可以提高運(yùn)行頻率。并且，在參考樣本管理方案中采用了一種環(huán)形Ram預(yù)加載方案，可以有效地提高了預(yù)測(cè)速度。借助于基于Nios II 的SoPC系統(tǒng)，通過(guò)在Altera公司的Cyclone II FPGA平臺(tái)上進(jìn)行驗(yàn)證和測(cè)試，證明本設(shè)計(jì)的幀內(nèi)預(yù)測(cè)模塊可以正常工作在100Mhz，解碼速度提高了19.4%。

發(fā)表于：9/4/2009

基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)1

針對(duì)大地電磁探測(cè)系統(tǒng)的特點(diǎn),設(shè)計(jì)了以FPGA為核心處理器的多通道高分辨率電磁數(shù)據(jù)采集系統(tǒng)，解決了五路24位ADC芯片ADS1255與ARM之間接口復(fù)雜、難以實(shí)現(xiàn)的問(wèn)題。詳細(xì)介紹了FPGA邏輯設(shè)計(jì)的模塊劃分和具體實(shí)現(xiàn)。本方案外圍電路結(jié)構(gòu)簡(jiǎn)單可靠，易于擴(kuò)展，實(shí)現(xiàn)了采集系統(tǒng)的高性能和高可靠性，特別適用于多通道高精度的數(shù)據(jù)采集系統(tǒng)。

發(fā)表于：9/4/2009

基于DSP與FPGA的運(yùn)動(dòng)控制器設(shè)計(jì)

設(shè)計(jì)了一種基于DSP和FPGA的四軸伺服電機(jī)運(yùn)動(dòng)控制器，該控制器選用DSP與FPGA作為核心部件。針對(duì)運(yùn)動(dòng)控制中的一些具體問(wèn)題，如高速、高精度、實(shí)時(shí)控制等，規(guī)劃了DSP的功能擴(kuò)展,在FPGA上設(shè)計(jì)了功能相互獨(dú)立的四軸運(yùn)動(dòng)控制電路。該電路接收和處理4路編碼器反饋信號(hào)；可以處理原點(diǎn)、正負(fù)方向、到位以及急停等數(shù)字量輸入信號(hào)；提供16路數(shù)字輸入輸出信號(hào)作為系統(tǒng)一般功能擴(kuò)充使用；具有較高的集成度和靈活性。

發(fā)表于：9/4/2009

基于FPGA的視頻監(jiān)測(cè)系統(tǒng)

以FPGA為核心芯片的視頻監(jiān)測(cè)系統(tǒng),結(jié)合MAX+PLUSII介紹了用VHDL進(jìn)行的FPGA設(shè)計(jì),實(shí)現(xiàn)對(duì)視頻信號(hào)的實(shí)時(shí)監(jiān)測(cè)。詳細(xì)描述了對(duì)圖像靜止的判斷,并指出了在FPGA設(shè)計(jì)過(guò)程中應(yīng)注意的問(wèn)題。

發(fā)表于：9/4/2009

基于FPGA的高性能離散小波變換設(shè)計(jì)

在數(shù)字信號(hào)處理領(lǐng)域，小波變換無(wú)論在理論研究還是工程應(yīng)用方面都具有廣泛的價(jià)值，因此高性能離散小波變換的FPGA實(shí)現(xiàn)架構(gòu)的研究就顯得尤為重要。本文針對(duì)db8 (Daubechies 8)小波設(shè)計(jì)了一個(gè)16階16位的正、反變換系統(tǒng)，用DE2開(kāi)發(fā)板進(jìn)行了系統(tǒng)驗(yàn)證，在FPGA的邏輯單元資源消耗12%的情況下，正、反變換的最高時(shí)鐘頻率分別達(dá)到了217.72MHz、217.58MHz。對(duì)比同類(lèi)文獻(xiàn)，本設(shè)計(jì)在最高處理速度方面具有明顯的優(yōu)勢(shì)。在此基礎(chǔ)上，考慮到通用性的要求，本文還設(shè)計(jì)了一種小波種類(lèi)可選、小波階數(shù)可調(diào)的通用小波變換FPGA架構(gòu)，該通用小波正、反變換系統(tǒng)的最高時(shí)鐘頻率分別為114.10 MHz、152.09 MHz。此結(jié)構(gòu)具有通用性強(qiáng)的特點(diǎn)，可高性能實(shí)現(xiàn)多種小波變換。設(shè)計(jì)采用DA(Distributed Arithmetic)算法和LUT(Look-Up Table)技術(shù)來(lái)實(shí)現(xiàn)小波變換中的濾波器，并使用流水線結(jié)構(gòu)以及調(diào)用Altera 提供的IP核完成了設(shè)計(jì)的優(yōu)化，用MATLAB驗(yàn)證了設(shè)計(jì)的功能。

發(fā)表于：9/4/2009