H.264視頻解碼IP核的設計與實現

摘要： H.264以其優(yōu)異的性能在實時網絡視頻通信、數字廣播電視及高清視頻存儲播放等方面獲得廣泛應用，因此研究H.264算法的硬件實現意義重大。本文設計了一種基于FPGA高效并行結構的H.264視頻解碼IP核，在設計中提出了優(yōu)化遍歷查表的CAVLC熵解碼設計方案，并詳細介紹了全流水線并行運算結構的反量化反DCT變換模塊和幀內預測模塊的硬件實現。整個設計通過 Altera 公司 Stratix II系列的 EP2S60F672C5ES平臺驗證，在最高時鐘頻率82MHz下能以50frame/s的速度解碼分辨率為320*240的灰度圖像，在速度，功耗，成本，可移植性等方面都具有獨特的優(yōu)勢和良好的發(fā)展空間。

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