頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 體驗中國學(xué)生的創(chuàng)新成果 Altera亞洲創(chuàng)新設(shè)計大賽已經(jīng)深入中國各個地區(qū)的高校，學(xué)生們和老師們也十分重視這個比賽。在談到對參加Altera亞洲創(chuàng)新設(shè)計大賽的中國學(xué)生的創(chuàng)造性和設(shè)計能力的看法時，Brown簡短的回答卻令記者十分驚喜。他說：“我個人來說，中國學(xué)生設(shè)計的產(chǎn)品是我見過的最好的。 發(fā)表于：12/20/2010 美華裔男子被指控走私軍用FPGA 美國中文網(wǎng)綜合報道:司法部指控西雅圖地區(qū)一名華裔男子試圖將敏感的軍事技術(shù)走私至中國。西雅圖時報(Se... 發(fā)表于：12/20/2010 基于FPGA的誘發(fā)電位儀完整系統(tǒng)設(shè)計 摘要：設(shè)計了基于FPGA的誘發(fā)電位儀完整系統(tǒng)。首先給出了整個誘發(fā)電位儀的總體設(shè)計，討論了FPGA作為主芯片的各模塊集成設(shè)計，在此基礎(chǔ)上論述了ADSl258模/教轉(zhuǎn)換芯片的特點并給出了其與FPGA的接口電路設(shè)計。該誘發(fā)電位儀系統(tǒng)設(shè)計具有可靠性高，通用性和擴展性好等優(yōu)點，并且具有非常重要的應(yīng)用價值和良好的市場前景。0引言誘發(fā)電位是指對神經(jīng)系統(tǒng)某一特定部位給予特定刺激后在大腦皮層所產(chǎn)生的特定電活動，對于神經(jīng)系統(tǒng)功能性異常的疾病有獨特的檢測診斷能力，也是大腦認知和腦機接口研究常用的技術(shù)手段。誘發(fā)電位儀通常包括視覺誘發(fā)電位、聽覺誘發(fā)電位和體感誘發(fā)電位三種檢測功能，其硬件系統(tǒng)核心組成部分包括：刺激信號源、腦電信號放大和數(shù)據(jù)采集。刺激信號源包括視覺刺激信號(如棋盤格、黑白閃光等)、聽覺刺激信號和神經(jīng)刺激信號，一般采用分離設(shè)計。腦電信號數(shù)據(jù)采集一般包括模/數(shù)轉(zhuǎn)換、數(shù)據(jù)預(yù)處理和數(shù)據(jù)傳輸?shù)炔糠郑?數(shù)轉(zhuǎn)換芯片和主控微處理器芯片的選擇主導(dǎo)了整個數(shù)據(jù)采集系統(tǒng)的性能。在目前的采集系統(tǒng)中，基于單片機的中低端控制芯片功能較弱，逐漸被DSP和ARM或增強型單片機所取代。DSP芯片采用哈佛結(jié)構(gòu)的流水線工作方式，能實現(xiàn)復(fù)雜信號處理算法，如文獻 發(fā)表于：12/20/2010 三家FPGA公司面臨侵權(quán)指控 由微軟前CTO Nathan Myhrvold創(chuàng)辦的美國知識風(fēng)險公司，日前針對半導(dǎo)體專利侵權(quán)一案展開了多項行動，包括兩家內(nèi)存商及三家FPGA供應(yīng)商。 發(fā)表于：12/20/2010 AES算法中S-box和列混合單元的優(yōu)化及FPGA實現(xiàn) 美國國家標準與技術(shù)局(National Institute of Standard and Technology，NIST)于1997年1月提出發(fā)展AES(Advanced Encryption Standard)加密算法，并于同年9月12日推出AES的早期基本算法。在研究了一系列早期算法之后，Rijndael算法被確定為先進加密標準(Advanced Encryption Standard，AES)。由于其較高的保密級別，AES算法被用來替代DES和3-DES，以適應(yīng)更為嚴苛的數(shù)據(jù)加密需要。 發(fā)表于：12/20/2010 Xilinx ISE中的DCM的使用 本文摘自：EETOPBLOG原文地址：http://www.eetop.cn/blog/html/14/56214-20409.html目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了 發(fā)表于：12/20/2010 基于FPGA的高速同步HDLC通信控制器設(shè)計 摘要：高級數(shù)據(jù)鏈路控制HDLC協(xié)議是一種面向比特的鏈路層協(xié)議，具有同步傳輸數(shù)據(jù)、冗余度低等特點，是在通信領(lǐng)域中應(yīng)用最廣泛的鏈路層協(xié)議之一。提出實現(xiàn)HDLC通信協(xié)議的主要模塊——CRC校驗?zāi)K及‘0& 發(fā)表于：12/20/2010 基于FPGA的CAN總線通信接口的設(shè)計 為實現(xiàn)CAN總線與計算機的通信，便于CAN總線系統(tǒng)調(diào)試，提出一種基于FPGA的CAN總線轉(zhuǎn)換USB接口設(shè)計方案。利用USB總線與計算機通信，詳細論述了FPGA對SJA1000與CY7C68013A的具體控制過程以及CAN總線的通信實現(xiàn)。這種方法數(shù)據(jù)傳輸速率高，設(shè)計靈活，可擴展成多路總線的通信接口。目前已成功應(yīng)用于空間相機下住機系統(tǒng)的地面檢測設(shè)備中。 發(fā)表于：12/19/2010 DDR3存儲器接口控制器IP核在視頻數(shù)據(jù)處理中的應(yīng)用 DDR3存儲器接口控制器IP核在視頻數(shù)據(jù)處理中的應(yīng)用,DDR3存儲器系統(tǒng)可以大大提升各種數(shù)據(jù)處理應(yīng)用的性能。然而，和過去幾代（DDR和DDR2）器件相比，DDR3存儲器器件有了一些新的要求。為了充分利用和發(fā)揮DDR3存儲器的優(yōu)點，使用一個高效且易于使用的DDR3存儲器接口控制器 發(fā)表于：12/19/2010 基于TalusVortexFX的32/28納米節(jié)點設(shè)計方案 基于TalusVortexFX的32/28納米節(jié)點設(shè)計方案,前言目前的高端ASIC/ASSP/SoC器件開發(fā)商可考慮分為三大類：主流、早期采用者和技術(shù)領(lǐng)導(dǎo)者。在寫這篇文章的時候，主流開發(fā)商正致力于65納米技術(shù)節(jié)點設(shè)計，早期采用者開發(fā)商正專注于45/40納米節(jié)點設(shè)計，而技術(shù)領(lǐng) 發(fā)表于：12/18/2010 ?…442443444445446447448449450451…?
