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FPGA/CPLD狀態(tài)機的穩(wěn)定性設計

隨著大規(guī)模和超大規(guī)模FPGA/CPLD器件的誕生和發(fā)展,以HDL(硬件描述語言)為工具、FPGA/CPLD器件為載體的EDA技術的應用越來越廣泛.從小型電子系統(tǒng)到大規(guī)模SOC(Systemonachip)設計,已經無處不在.在FPGA/CPLD設計中,狀態(tài)機是最典型、應用最廣泛的時序電路模塊,如何設計一個穩(wěn)定可靠的狀態(tài)機是我們必須面對的問題.　　1、狀態(tài)機的特點和常見問題　　標準狀態(tài)機分為摩爾(Moore)狀態(tài)機和米立(Mealy)狀態(tài)機兩類.Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關,且只在時鐘邊沿到來時才會有狀態(tài)變化.Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關,而且與當前輸入值有關,這一特點使其控制和輸出更加靈活,但同時也增加了設計復雜程度.其原理如圖1所示.　　 　　根據(jù)圖1所示,很容易理解狀態(tài)機的結構.但是為什么要使用狀態(tài)機而不使用一般時序電路呢?這是因為它具有一些一般時序電路無法比擬的優(yōu)點.　　用VHDL描述的狀態(tài)機結構分明,易讀,易懂,易排錯;　　相對其它時序電路而言,狀態(tài)機更加穩(wěn)定,運行模式類似于CPU,易于實現(xiàn)順序控制等.　　用VHDL語言描述狀態(tài)機屬于一種高層次建模,結果經常出現(xiàn)一些出乎設計者

發(fā)表于：12/29/2010