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基于FPGA的雙模前置小數(shù)分頻器的設(shè)計(jì)

頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，他將一個(gè)高穩(wěn)定和高準(zhǔn)確度的基準(zhǔn)頻率，經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的頻率。分頻器是集成電路中最基礎(chǔ)也是最常用的電路。整數(shù)分頻器的實(shí)現(xiàn)比較簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù)器或可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。但在某些場(chǎng)合下，時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分頻器進(jìn)行分頻。本文利用VerilogHDL硬件描述語(yǔ)言的設(shè)計(jì)方式，通過(guò)ModelSimSE開(kāi)發(fā)軟件進(jìn)行仿真，設(shè)計(jì)基于FPGA的雙模前置小數(shù)分頻器。隨著超大規(guī)模集成電路的發(fā)展，利用FPGA小數(shù)分頻合成技術(shù)解決了單環(huán)數(shù)字頻率合成器中高鑒相頻率與小頻間隔之間的矛盾。1雙模前置小數(shù)分頻原理小數(shù)分頻器的實(shí)現(xiàn)方法很多，但其基本原理一樣，即在若干個(gè)分頻周期中采取某種方法使某幾個(gè)周期多計(jì)或少計(jì)一個(gè)數(shù)，從而在整個(gè)計(jì)數(shù)周期的總體平均意義上獲得一個(gè)小數(shù)分頻比，設(shè)要進(jìn)行分頻比為K的小數(shù)分頻，K可表示為：式中：n,N,X均為正整數(shù)；n為到X的位數(shù)，即K有n位小數(shù)。另一方面，分頻比又可以寫(xiě)成：式中：M為分頻器輸入脈沖數(shù)；P為輸出脈沖數(shù)。令P=10n，則：以上是小數(shù)分頻器的一種實(shí)現(xiàn)方法，即在進(jìn)行10n次N分頻時(shí)，設(shè)法多輸入X個(gè)脈沖。2電路組成每

發(fā)表于：12/22/2010

基于FPGA的數(shù)據(jù)中繼器設(shè)計(jì)

1前言高速以太網(wǎng)可以滿(mǎn)足新的容量需求，解決了低帶寬接入、高帶寬傳輸?shù)钠款i問(wèn)題，擴(kuò)大了應(yīng)用范圍，并與以前的所有以太網(wǎng)兼容。全雙工的以太網(wǎng)協(xié)議并無(wú)傳輸距離的限制，只是在實(shí)際應(yīng)用中，物理層技術(shù)限制了最大的傳輸距離。不過(guò)可以通過(guò)使用高性能的收發(fā)器或鏈路擴(kuò)展器來(lái)延長(zhǎng)以太網(wǎng)鏈路的長(zhǎng)度。但是面向流量高達(dá)數(shù)十G的高速以太網(wǎng)中，如何快速、可靠地實(shí)現(xiàn)數(shù)據(jù)的轉(zhuǎn)發(fā)與鏈路延伸并不是一件很容易的事情。尤其是高速以太網(wǎng)中，對(duì)設(shè)備時(shí)延非常敏感，因此要求數(shù)據(jù)中繼設(shè)備處理速度有足夠的快、同時(shí)還能夠?qū)D(zhuǎn)發(fā)的數(shù)據(jù)進(jìn)行簡(jiǎn)單分析與處理，才能實(shí)現(xiàn)高速、可靠的數(shù)據(jù)轉(zhuǎn)發(fā)功能。另一方面，在10G以太網(wǎng)標(biāo)準(zhǔn)出臺(tái)之前，就已經(jīng)有多家廠商推出了基于10G以太網(wǎng)標(biāo)準(zhǔn)草案的10G以太網(wǎng)設(shè)備。國(guó)外廠商如Foundry、Cisco、Enterasys、Extreme、Forcel0、Nortel、A1catel、Juniper、Avaya、HP、Riverstone等公司紛紛推出了10G以太網(wǎng)設(shè)備，國(guó)內(nèi)幾家著名的通信設(shè)備制造商，像華為、港灣也研發(fā)出具有自主知識(shí)產(chǎn)權(quán)的10G以太網(wǎng)產(chǎn)品。不同公司的產(chǎn)品、設(shè)備在對(duì)協(xié)議實(shí)現(xiàn)的一致性、互操作性、穩(wěn)定性、成熟性等方面都有所不同，因此要設(shè)計(jì)

發(fā)表于：12/22/2010

基于FPGA的誘發(fā)電位儀完整系統(tǒng)設(shè)計(jì)

摘要：設(shè)計(jì)了基于FPGA的誘發(fā)電位儀完整系統(tǒng)。首先給出了整個(gè)誘發(fā)電位儀的總體設(shè)計(jì)，討論了FPGA作為主芯片的各模塊集成設(shè)計(jì)，在此基礎(chǔ)上論述了ADSl258模/教轉(zhuǎn)換芯片的特點(diǎn)并給出了其與FPGA的接口電路設(shè)計(jì)。該誘發(fā)電位儀系統(tǒng)設(shè)計(jì)具有可靠性高，通用性和擴(kuò)展性好等優(yōu)點(diǎn)，并且具有非常重要的應(yīng)用價(jià)值和良好的市場(chǎng)前景。0引言誘發(fā)電位是指對(duì)神經(jīng)系統(tǒng)某一特定部位給予特定刺激后在大腦皮層所產(chǎn)生的特定電活動(dòng)，對(duì)于神經(jīng)系統(tǒng)功能性異常的疾病有獨(dú)特的檢測(cè)診斷能力，也是大腦認(rèn)知和腦機(jī)接口研究常用的技術(shù)手段。誘發(fā)電位儀通常包括視覺(jué)誘發(fā)電位、聽(tīng)覺(jué)誘發(fā)電位和體感誘發(fā)電位三種檢測(cè)功能，其硬件系統(tǒng)核心組成部分包括：刺激信號(hào)源、腦電信號(hào)放大和數(shù)據(jù)采集。刺激信號(hào)源包括視覺(jué)刺激信號(hào)(如棋盤(pán)格、黑白閃光等)、聽(tīng)覺(jué)刺激信號(hào)和神經(jīng)刺激信號(hào)，一般采用分離設(shè)計(jì)。腦電信號(hào)數(shù)據(jù)采集一般包括模/數(shù)轉(zhuǎn)換、數(shù)據(jù)預(yù)處理和數(shù)據(jù)傳輸?shù)炔糠?，而?數(shù)轉(zhuǎn)換芯片和主控微處理器芯片的選擇主導(dǎo)了整個(gè)數(shù)據(jù)采集系統(tǒng)的性能。在目前的采集系統(tǒng)中，基于單片機(jī)的中低端控制芯片功能較弱，逐漸被DSP和ARM或增強(qiáng)型單片機(jī)所取代。DSP芯片采用哈佛結(jié)構(gòu)的流水線工作方式，能實(shí)現(xiàn)復(fù)雜信號(hào)處理算法，如文獻(xiàn)

發(fā)表于：12/20/2010