頭條 ST宣布中国本地造STM32微控制器已开启交付 3 月 23 日消息，意法半导体（ST）今日宣布，中国本地制造的 STM32 通用微控制器现已开启交付。首批由华虹宏力代工的意法半导体 STM32 晶圆产品已陆续发货给国内客户。这一里程碑标志着意法半导体全球供应链战略的重大进展。公司计划 2026 年将有更多 STM32 产品系列（包括高性能、安全及入门级的微控制器）实现本地量产。 最新資訊 基于FPGA片上PowerPC在VxWorks下的千兆网通信 当前，SoC 向着面积更小，速度更高的方向发展，百兆网通信已不能满足人们的生产和工作需要，用千兆网通信成为工作中迫切的要求，用FPGA实现千兆网的通信，有二种模式可以选择，其一，编写一个IP软核，其二，用FPGA内嵌的MAC内核。方法一的灵活性大，但要实现并不容易，因此，赛灵公司将其归为收费IP;方法二中的MAC的三态可配置特性为我们实现千兆网通信提供了可能，本文就是基于此内嵌的Ethernet MAC模块，在VxWorks操作系统下成功实现了千兆网的通信。 發(fā)表于：2010/12/31 基于PSoC的可编程电力线通信解决方案 赛普拉斯日前针对通过现有电力线进行数据通讯的应用，推出全球首款真正可编程的解决方案。新型赛普拉斯电力线通讯（PLC）解决方案利用赛普拉斯的 PSoC可编程片上系统所具有的模拟和数字资源，除通讯功能外还集成了许多功能，例如电源管理、系统管理和LCD驱动。除了具有灵活性和高集成度之外，这一新型解决方案还具有业界领先的可靠性，其不需重复发送的数据包成功率可达97%，可重复发送的情况下通过内嵌的代码可达100%。该解决方案可灵活应用于高压和低压电力线，用于照明、工业控制、家庭自动化、自动读表和智能能源管理等应用。 發(fā)表于：2010/12/30 中国芯片如何突破 需从政策与体制中破解 曾经出现在芯片产业发展中的种种问题，正高悬于更多的新兴行业之上，如何避免相同的问题被复制，更多地需要从产业扶持政策与体制中破解。 發(fā)表于：2010/12/29 FPGA/CPLD状态机的稳定性设计 随着大规模和超大规模FPGA/CPLD器件的诞生和发展,以HDL(硬件描述语言)为工具、FPGA/CPLD器件为载体的EDA技术的应用越来越广泛.从小型电子系统到大规模SOC(Systemonachip)设计,已经无处不在.在FPGA/CPLD设计中,状态机是最典型、应用最广泛的时序电路模块,如何设计一个稳定可靠的状态机是我们必须面对的问题. 1、状态机的特点和常见问题 标准状态机分为摩尔(Moore)状态机和米立(Mealy)状态机两类.Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这一特点使其控制和输出更加灵活,但同时也增加了设计复杂程度.其原理如图1所示. 根据图1所示,很容易理解状态机的结构.但是为什么要使用状态机而不使用一般时序电路呢?这是因为它具有一些一般时序电路无法比拟的优点. 用VHDL描述的状态机结构分明,易读,易懂,易排错; 相对其它时序电路而言,状态机更加稳定,运行模式类似于CPU,易于实现顺序控制等. 用VHDL语言描述状态机属于一种高层次建模,结果经常出现一些出乎设计者 發(fā)表于：2010/12/29 基于CPLD内部的反向器实现振荡器应用 使用CPLD内部的资源施密特触发器和反相器,只需外加一个RC就可以设计出一个稳定的振荡器，为CPLD或外围器件提供时钟源。灵活方便的设计及低成本的特性，使之具有很好的产品商业使用价值。 發(fā)表于：2010/12/29 基于CPLD的可编程宽频高精度CCD信号发生器设计 本文设计了一种基于CPLD的可编程宽频、高精度CCD信号发生器。充分利用CPLD 的可编程性，模拟出CCD在各种复杂环境下的采集信号，同时满足系统对波形和时序的要求， 输出信号频率达到11MHz。 發(fā)表于：2010/12/29 数频率校正的FPGA实现 O引言在无线电接收机系统中，由于会受到发射机运动、接收机运动和标准频率随时间动态变化等因素的影响，其接收机接收信号往往会发生频率偏移，因而需要进行频偏校正。在扩频通信系统中，频偏 發(fā)表于：2010/12/29 安富利公司庆祝上市50周年 全球领先的技术分销商安富利公司（NYSE: AVT），已于2010年12月15日星期三敲响纽约证交所收市钟，庆祝该集团在纽约证券交易所（NYSE）上市50周年。敲钟活动的视频文档可以在安富利公司网站上观看。2010年安富利旗下的安富利电子元件也在庆祝其进入亚洲市场15周年。 發(fā)表于：2010/12/28 JPEG-LS多路并行译码的FPGA实现 提出了一种基于FPGA的JPEG-LS的多路并行译码系统，运用VHDL语言实现，以提高图像的译码速度。系统主要分为检测模块、译码模块和码流分配模块三部分。在检测模块中提取和去除头文件的图像信息，译码模块则根据算法对图像数据进行恢复，码流分配模块为多路并行算法的关键，利用流水线结构的思路采用乒乓操作将码流从检测模块传送到外部RAM。在译码时采用同样的方法将数据送入多个译码模块进行译码。 發(fā)表于：2010/12/28 基于FPGA与SDRAM的数字电视信号采集系统的设计与实现 要FPGA与的数字信号采集系统。可以提供大容量的存储空间。提供优秀的系统适应能力。该方案通过计算机并口实现与计算机的通信,但是高性能的逻辑分析仪价格昂贵,而且存取深度不足限制了对于海量数字电视信号的分析能力 發(fā)表于：2010/12/28 <…440441442443444445446447448449…>
