摘要：由于FPGA具有速度快，效率高，靈活穩(wěn)定，集成度高等優(yōu)點，所以為了提高串口通信的速度和效率，在串行通信中采用FPGA來實現(xiàn)串口通信是十分必要的。由于通信傳輸?shù)牟淮_定性以及干擾等原因，串行通信經(jīng)常會出現(xiàn)異常情況。然而，在串行通信中添加CRC校驗，可以提高通信的可靠性。采用Verilog HDL設計的一個帶CRC校驗的串口通信程序，對其下栽到FPGA芯片中進行實驗驗證，得到的結論是用FPGA進行串口通信，可大大提高通信的速度和效率，且CRC校驗確保了通信的準確性及卡可靠性。
關鍵詞：Verilog HDL；串口通信；FPGA；CRC檢驗
現(xiàn)場可編程門陣列(field programmable gate array，F(xiàn)PGA)在數(shù)字電路設計中已經(jīng)被廣泛使用。這種設計方式可以將以前需要多塊集成芯片的電路設計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設計的靈活性。本文詳細介紹了已在實際項目中應用的基于FPGA的串口通信設計。硬件描述語言(hardware description language，HDL)是一種用形式化方法來描述數(shù)字電路和設計數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設計者可以利用這種語言來描述自己的設計思想，然后利用電子設計自化(EDA)工具進行仿真，再自動綜合到門級電路，然后用ASIC或Soft-Core實現(xiàn)其功能。Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設計。串口通信是指在一個時間內(nèi)傳輸1位數(shù)字數(shù)據(jù)。從19世紀的二進位電報編碼，發(fā)展到現(xiàn)在的RS 232(EIA 232)，主要用于連接終端和大型主機。串口通信在過去的40年里，大大推動了通信技術的發(fā)展。通信協(xié)議是指通信雙方的一種約定。約定包括對數(shù)據(jù)格式、同步方式、傳送速度、傳送步驟、檢糾錯方式以及控制字符定義等問題做出統(tǒng)一規(guī)定，通信雙方必須共同遵守。因此，也叫通信控制規(guī)程，或稱傳輸控制規(guī)程，它屬于 ISO’sOSI七層
參考模型中的數(shù)據(jù)鏈路層，其主要完成的作用如下：
(1)實現(xiàn)數(shù)據(jù)格式化；
(2)進行串／并轉換；
(3)控制數(shù)據(jù)傳輸速率；
(4)進行錯誤檢測；
(5)進行TTL與EIA電平轉換；
(6)提供EIA-RS 232C接口標準所要求的信號線；
(7)為了完成上述串行接口的任務，串行通信接口電路一般由可編程的串行接口芯片、波特率發(fā)生器、EIA與TTL電平轉換器以及地址譯碼電路組成。
1 方案設計與分析
1．1 硬件電路
該方案的硬件電路設計包括：FPGA芯片、MAX3232，DB9。其硬件電路與微機通信的結構框圖如圖1所示。
1．2 軟件設計思想
軟件部分的設計流程如圖2所示。
1．2．1 波特率設置
系統(tǒng)時鐘是由PFGA的16引腳輸入的24 MHz時鐘，而異步串口通信的波特率設置為9 600 b／s，所以需要對主頻進行分頻。分頻過程定義了2個常量，分別用來存儲波特率96 000 b／s的分頻計數(shù)最大值bpspara和分頻計數(shù)的一半bps_para_2。每個系統(tǒng)時鐘的上升沿來臨時計數(shù)器cnt加1，每bps_para_2個系統(tǒng)時鐘周期clk_bps改變1次狀態(tài)，這樣就產(chǎn)生了96 000 b／s的波特率。部分分頻代碼如下：
1．2．2 數(shù)據(jù)接收
數(shù)據(jù)接收模塊所要完成的任務包括：
(1)連續(xù)接收3個字節(jié)：1個字節(jié)的數(shù)據(jù)信息和2個字節(jié)的數(shù)據(jù)信息的CRC校驗碼；
(2)取出這3個字節(jié)的第一個字節(jié)，重新生成CRC碼；
(3)講新生成的CRC碼與接收到得CRC比較，若相同則傳輸過程中沒有出現(xiàn)錯誤；若不相同則傳輸過程有錯誤，等待接收下一組數(shù)據(jù)。
①單字節(jié)串／并轉換
串口通信發(fā)送數(shù)據(jù)的格式：1位起始位(低)，8位數(shù)據(jù)位，1位停止位(高)，共10位(這里沒有校驗位ParityBit)傳輸時的順序是：起始位+數(shù)據(jù)位低位---數(shù)據(jù)位高位+停止位，其時序圖如圖3所示；
②3字節(jié)連續(xù)接收并儲存
為了連續(xù)接收3個字節(jié)數(shù)據(jù)，定義中斷寄存器neg_int和計數(shù)器count，復位時都清零，開始接收數(shù)據(jù)時rx_int置高，每接受完1個字節(jié)，rx_int清零，此時檢測rx_int的下降沿，下降沿到來時計數(shù)器count加1，直到接收完第3個字節(jié)時count的值是3。部分程序如下：
因為HDL是硬件描述語言，所以必須時刻檢測是否有起始位到來，需用幾個并行的always語句塊來處理。在接受完第1個字節(jié)后繼續(xù)檢測下降沿，并把接收到的數(shù)據(jù)暫存到寄存器data中，接收完第2個字節(jié)后仍繼續(xù)檢測下降沿，并暫存數(shù)據(jù)到crc16[15：8]，接收完第3個字節(jié)繼續(xù)檢測下降沿，暫存數(shù)據(jù)到crc16[7：O]。等待下面的校驗處理。下面用case語句塊來暫存數(shù)據(jù)。
③CRC碼生成
循環(huán)冗余校驗(cyclic redundancy check，CRC)是一種在數(shù)據(jù)傳輸中廣泛應用的差錯檢測方法。CRC的設計思想是將數(shù)據(jù)包當作一個多位的二進制數(shù)，用這個二進制數(shù)除以一個選定的多項式，所得的余數(shù)作為校驗數(shù)據(jù)直接附加在數(shù)據(jù)后面發(fā)送出去，在接收端對數(shù)據(jù)除以相同的多項式如余數(shù)為零則表示沒有錯誤被檢測到。CRC的工作過程如下：假設需要發(fā)送的數(shù)據(jù)為8位，校驗多項式一般為X16+X12+X5+1。首先將發(fā)
送數(shù)據(jù)左移16位生成一個新的數(shù)列，然后采用模2運算(異或)將新數(shù)列除以校驗多項式，所得余數(shù)序列即為冗余循環(huán)碼，將其直接加到數(shù)據(jù)后面即可。
部分程序如下：
將生成CRC碼與接收到得CRC碼進行比較，判斷傳輸過程是否有誤，若無誤就將數(shù)據(jù)信息發(fā)送出去。
1．2．3 數(shù)據(jù)發(fā)送
數(shù)據(jù)發(fā)送部分的功能是將檢驗完畢后的正確數(shù)據(jù)發(fā)送出去，實際上是一個并／串轉換。當數(shù)據(jù)校驗正確后err置位，通過pos_err濾波檢測err的上升沿，上升沿到來時pos_err置高1個時鐘周期，此時開始進行數(shù)據(jù)發(fā)送。串口通信的傳輸格式是：1位起始位，8位數(shù)據(jù)為，1位停止位。所以需要將數(shù)據(jù)裝載成發(fā)送格式，然后再發(fā)送出去。發(fā)送時先發(fā)送起始位O，再發(fā)送數(shù)據(jù)低位，然后發(fā)送高位，最后在發(fā)送停止位1。這部分用計數(shù)器num進行計數(shù)，在case(num)語句塊里，分別發(fā)送這10位。
2 實驗驗證
按照以上設計方案編寫Verilog HDL程序，下載到FPGA芯片中，通過微機與設計系統(tǒng)的通信來驗證該設計方案的可行性與可靠性。下載程序前，事先連接電路，連接好電源、串口線、 Byteblaster下載電纜。程序代碼用開發(fā)軟件QuartusⅡ5．O下載到FPGA芯片里，具體操作步驟如下：
新建Verilog HDL文件→輸入并保存代碼→新建工程→設置選項(選擇目標芯片，本實驗用的是cyclone公司的EPlC6T144C8N，配置方式，下載方式等)→編譯→配置引腳→編譯→選擇下載電纜→下載運行。
按照以上步驟下載好程序即可以進行實驗驗證。微機串口調試助手的選項如下：波特率：96 000 b／s；校驗位：NONE；數(shù)據(jù)位：8位；停止位：1位；接收區(qū)設置：16進制顯示；發(fā)送端設置：16進制發(fā)送。
表1所示為實驗驗證結果，其中的12的CRC碼為3273，34的CRC碼是76D7。
實驗驗證結果可以看出，數(shù)據(jù)傳送的正確率很高。
3 結語
簡單介紹了FPGA芯片、Verilog HDL、串口通信協(xié)議以及硬件電路設計，詳細分析了軟件部分各個模塊的設計方法，并下載程序到FPGA芯片，通過微機與系統(tǒng)之間的串口通信，驗證了該設計的可行性與可靠性。在實現(xiàn)過程中，著重分析了移位串／并，并／串轉換過程，并加入CRC檢驗碼生成過程和具體校驗過程，用Verilog HDL語言編程，實現(xiàn)了串口通信的采集、數(shù)據(jù)處理、數(shù)據(jù)發(fā)送的全過程。該方案的特點是實現(xiàn)容易，速度快，效率高，實用性強，可以廣泛應用于終端、打印機、邏輯分析儀、磁盤等與計算機相距不遠的人-機交互設備和串行存儲的外部設備。
