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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應用價值。

ADS8344和FPGA的高精度數(shù)據(jù)采集前端

ADS8344是TI公司生產(chǎn)的8通道、16住、高精度、低功耗A／D轉(zhuǎn)換芯片。本文介紹了ADS8344的主要特點，并給出以其和FPGA為基礎(chǔ)的數(shù)據(jù)采集系統(tǒng)，以及硬件電路和相應的硬件描述語言設(shè)計方法。

發(fā)表于：1/15/2011

一種用于專業(yè)音頻傳輸系統(tǒng)的精確時鐘同步方法

在專業(yè)網(wǎng)絡音頻傳輸系統(tǒng)中，由于晶振制造工藝、環(huán)境溫度等因素導致主從節(jié)點音頻時鐘產(chǎn)生差異,引起系統(tǒng)失真率串升。而系統(tǒng)中以太網(wǎng)按照音頻采樣時鐘的節(jié)拍來傳輸音頻數(shù)據(jù)包。為此提出一種在物理層和MAC層的MII接口處進行音頻采樣時鐘恢復的方案，同時設(shè)計相應的時鐘調(diào)整算法進行晶振頻率補償，以提高主從節(jié)點音頻時鐘的同步性。在Xilinx FPGA平臺上進行實際測試驗證，結(jié)果表明,傳輸系統(tǒng)的失真度（包含模數(shù)和數(shù)模轉(zhuǎn)換產(chǎn)生的失真）小于0.005%,長期運行的結(jié)果也表明了系統(tǒng)時鐘同步的穩(wěn)定性。

發(fā)表于：1/14/2011

基于PSoC芯片的倒車雷達控制系統(tǒng)設(shè)計

PSoC傳感器應用平臺在嵌入式系統(tǒng)中，控制芯片主要處理兩大類型的信號，一種是數(shù)字信號，另一種就是模擬信號。模擬信號通常來自于傳感器。要從這些模擬傳感器中獲得準確的信號并不是一件容易的事情。模擬的輸出信

發(fā)表于：1/14/2011

基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計

最常用的數(shù)據(jù)采集方案多以MCU為核心，控制多路信號的采集及處理。但由于單片機本身的指令周期以及處理速度的影響，對于多通道A/D進行控制及數(shù)據(jù)處理，普通的MCU往往不容易達到要求?？紤]到FPGA器件的高集成度、內(nèi)部資源豐富、特別適合處理多路并行數(shù)據(jù)等明顯優(yōu)于普通微處理器的特點，并針對大地電磁數(shù)據(jù)采集系統(tǒng)對實時性和同步性的要求，本文提出了一種多通道數(shù)據(jù)采集方案。采用FPGA與ARM相結(jié)合的設(shè)計，采集主控制邏輯用FPGA實現(xiàn)，ARM用來實現(xiàn)采集數(shù)據(jù)的存儲和數(shù)據(jù)傳輸控制。

發(fā)表于：1/14/2011

基于AD7543和FPGA的數(shù)/模轉(zhuǎn)換電路設(shè)計

設(shè)計了基于可編程邏輯器件(FPGA)數(shù)／模轉(zhuǎn)換電路，利用可編程邏輯器件(FP-GA)直接控制模轉(zhuǎn)換(D／A)芯片AD7543進行數(shù)／模(D／A)轉(zhuǎn)換，取代傳統(tǒng)的“CPU+專用的數(shù)／模轉(zhuǎn)換(D／A)芯片”設(shè)計結(jié)構(gòu)，有利于提高系統(tǒng)的抗干擾能力和可靠性。

發(fā)表于：1/14/2011

基于SoPC的嵌入式多功能儀器接口協(xié)議轉(zhuǎn)換器設(shè)計

基于SoPC技術(shù)和嵌入式系統(tǒng)，利用Nios II軟核處理器的優(yōu)異性能和軟硬件協(xié)同設(shè)計的方法完成了GPIB、UART和USB接口協(xié)議轉(zhuǎn)換器的設(shè)計，實現(xiàn)了程控儀器接口GPIB與主控計算機RS-232、USB接口之間的轉(zhuǎn)換。

發(fā)表于：1/13/2011

基于FPGA的高速RS譯碼器設(shè)計

提出了一種基于RiBM算法的RS（255，223）高速譯碼器設(shè)計方案，并采用FPGA和Verilog HDL實現(xiàn)了該譯碼器。譯碼器采用三級流水線結(jié)構(gòu)實現(xiàn)，其中關(guān)鍵方程求解模塊采用RiBM算法，具有譯碼速度快、占用硬件資源少等優(yōu)點。仿真結(jié)果驗證了該譯碼器設(shè)計方案的有效性和可行性。

發(fā)表于：1/12/2011

基于CPLD的高精度時間間隔測量系統(tǒng)的設(shè)計

介紹一種寬測量范圍的高精度時間測量電路的實現(xiàn)原理和設(shè)計方法，通過CPLD內(nèi)部優(yōu)化的非門延遲線設(shè)計，實現(xiàn)了對時間的精確測量；通過不間斷精確校準，保證了在不同溫度下的測量精確度。實驗數(shù)據(jù)分析表明，該設(shè)計能夠達到300 ps的測量分辨率，不同溫度環(huán)境下測量準確可靠。

發(fā)表于：1/12/2011

基于SOPC的自定義外設(shè)FIFO

本文通過介紹基于SOPC的自定義FIFO接口的詳細過程，用戶可以在SOPC設(shè)計環(huán)境下自定義任意接口控制器。定制元件是SOPC Builder靈活性的重要體現(xiàn)，大大擴展了NiosⅡ系統(tǒng)的應用范圍。本設(shè)計采用VHDL語言編寫SOPC用戶自定義邏輯模塊，實現(xiàn)FIFO接口控制器的設(shè)計，此模塊已經(jīng)成功地在FFGA上實現(xiàn)數(shù)據(jù)采集模塊與Nios CPU之間的通信。通過創(chuàng)建元件配置向?qū)Фㄖ艶IFO接口元件的方法，對定制元件的設(shè)計具有較好的借鑒作用。

發(fā)表于：1/12/2011

Semico：2011七大市場預測，邏輯芯片、IP、ASIC等

　市場分析公司 Semico Research 的七位分析師，分別針對2011年的總體經(jīng)濟、消費市場、內(nèi)存、芯片制造、資本支出、邏輯芯片、 ASIC 和 IP 等領(lǐng)域做出了預測。

發(fā)表于：1/12/2011