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基于FPGA的視頻處理硬件平臺設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

Altera公開20nm創(chuàng)新技術(shù)

Altera公司(NASDAQ: ALTR)今天公開了在其下一代20-nm產(chǎn)品中規(guī)劃的幾項(xiàng)關(guān)鍵創(chuàng)新技術(shù)。延續(xù)在硅片融合上的承諾，Altera向客戶提供終極系統(tǒng)集成平臺，以結(jié)合FPGA的硬件可編程功能、數(shù)字信號處理器和微處理器的軟件靈活性，以及面向應(yīng)用的硬核知識產(chǎn)權(quán)(IP)的高效。Altera在20nm的體系結(jié)構(gòu)、軟件和工藝的創(chuàng)新，能支持更強(qiáng)大的混合系統(tǒng)架構(gòu)的開發(fā)，帶來性能、帶寬、集成度和功效的新的提升。

發(fā)表于：2012/9/6

Altera率先在業(yè)界推出全系列28nm FPGA產(chǎn)品

Altera公司(NASDAQ: ALTR)今天宣布，開始成品發(fā)售28-nm FPGA系列所有三種產(chǎn)品，包括，Stratix® V、Arria® V和Cyclone® V 器件。Altera 最新發(fā)售低成本、低功耗產(chǎn)品系列中容量最大的Cyclone V FPGA，為業(yè)界樹立了新里程碑。通過此次發(fā)布，Altera率先提供經(jīng)過優(yōu)化的產(chǎn)品級解決方案，包括全系列高端、中端和低成本FPGA，設(shè)計(jì)滿足用戶的各種產(chǎn)品設(shè)計(jì)需求，突出其產(chǎn)品優(yōu)勢，從而也保持了公司在28-nm的技術(shù)領(lǐng)先優(yōu)勢。

發(fā)表于：2012/9/6

基于FPGA的織機(jī)遠(yuǎn)程監(jiān)測系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

選用FPGA來控制織機(jī)監(jiān)測系統(tǒng)的外圍電路，以Altera公司的Cyclone EP1C12Q240作為核心芯片，EPCS4作為系統(tǒng)的配置芯片，在SoPC上集成了軟核CPU、鎖相環(huán)、存儲器、I/O接口及可編程邏輯，并在Quartus II和Nios II IDE平臺上運(yùn)行。通過在某紡織廠現(xiàn)場系統(tǒng)調(diào)試，實(shí)現(xiàn)了對織機(jī)的實(shí)時(shí)監(jiān)測，達(dá)到了預(yù)期的目的。

發(fā)表于：2012/9/5

基于DSP和FPGA的高性能通用并行彈載計(jì)算機(jī)設(shè)計(jì)與實(shí)現(xiàn)

基于DSP的高性能通用并行彈載計(jì)算機(jī)設(shè)計(jì)與實(shí)現(xiàn),摘要：為滿足彈上信號處理領(lǐng)域不斷增長的任務(wù)需求并適應(yīng)不同的應(yīng)用場合，設(shè)計(jì)高性能通用并行計(jì)算機(jī)，進(jìn)而構(gòu)建各類信號處理系統(tǒng)是一種趨勢?；跁r(shí)共享總線和分布式兩種并行結(jié)構(gòu)的理論分析，結(jié)合信號處理系統(tǒng)的特點(diǎn)，

發(fā)表于：2012/9/5

基于DSP和CPLD的伺服運(yùn)動控制器研究

基于DSP的伺服運(yùn)動控制器研究,1 引言運(yùn)動控制器是數(shù)控機(jī)床、機(jī)器人等一類機(jī)電一體化設(shè)備中常用的核心運(yùn)動控制部件。現(xiàn)代數(shù)控技術(shù)對運(yùn)動控制系統(tǒng)的開放性、實(shí)時(shí)性、加工速度和精確度等性能指標(biāo)提出了越來越高的要求。隨著集成電路技術(shù)、微電子

發(fā)表于：2012/9/5

基于FPGA IP核的FFT實(shí)現(xiàn)

在利用FFT IP核進(jìn)行FFT算法實(shí)現(xiàn)的同時(shí)，對仿真結(jié)果做了全面分析，由于IP核的可塑性很強(qiáng)，增加了芯片的靈活性。使用Altera FFT的IP Core大大減少了產(chǎn)品的開發(fā)時(shí)間，Altera還可進(jìn)一步實(shí)現(xiàn)加窗功能，甚至DDC部分(單端信號向I／Q轉(zhuǎn)換)整合到其FFT處理器模塊中，能進(jìn)一層次簡化開發(fā)的流程，在今后實(shí)際工程應(yīng)用中高效利用。

發(fā)表于：2012/9/5

基于SOPC數(shù)據(jù)采集與控制系統(tǒng)的設(shè)計(jì)

基于SOPC技術(shù)設(shè)計(jì)了一個(gè)綜合應(yīng)用系統(tǒng)；實(shí)現(xiàn)了鍵值數(shù)據(jù)采集、顯示，并將采集到的數(shù)據(jù)通過串口送給上位機(jī)；也可以接收上位機(jī)送來的數(shù)據(jù)，控制點(diǎn)亮相應(yīng)的二極管且將接收到的數(shù)據(jù)顯示在數(shù)碼管上。系統(tǒng)硬件由FPGA及外圍電路組成，采用了性能優(yōu)良的NiosII軟核處理器；軟件在Altera公司的軟件集成開發(fā)工具NiosIIIDE下應(yīng)用C語言編程。該系統(tǒng)工作可靠，在實(shí)際的應(yīng)用設(shè)計(jì)中有一定的參考價(jià)值。

發(fā)表于：2012/9/5

基于Verilog的FPGA與USB 2．0高速接口設(shè)計(jì)

在高速的數(shù)據(jù)采集或傳輸中，目前使用較多的都是采用USB 2．0接口控制器和FPGA或DSP實(shí)現(xiàn)的，本設(shè)計(jì)在USB 2．0接口芯片CY7C68013的Slave FIFO模式下，利用FPGA作為外部主控制器實(shí)現(xiàn)對FX2 USB內(nèi)部的FIFO進(jìn)行控制，以實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。該模塊可普遍適用于基于USB 2．0接口的高速數(shù)據(jù)傳輸或采集中。

發(fā)表于：2012/9/4

基于FPGA直接數(shù)字頻率合成兩種控制電路設(shè)計(jì)

本文介紹了利用FPGA 器件實(shí)現(xiàn)直接數(shù)字頻率合成的兩種控制電路方案，即采用相位累加器和比例乘法器實(shí)現(xiàn)控制。介紹了它們工作原理和設(shè)計(jì)實(shí)現(xiàn)。控制電路設(shè)計(jì)采用VHDL 語言和原理圖相結(jié)合的形式，在FPGA 芯片EPF10K 片內(nèi)實(shí)現(xiàn)。由此控制電路組成的直接數(shù)字頻率合成與單片機(jī)相結(jié)合，可以方便、靈活和準(zhǔn)確地實(shí)現(xiàn)信號發(fā)生器。

發(fā)表于：2012/9/3

基于FPGA的改進(jìn)型分組交織器的設(shè)計(jì)與實(shí)現(xiàn)

本文分析了交織器在Turbo碼中的作用，以及分組交織器[2]存在的缺陷，提出一種改進(jìn)型的分組交織器，即交織深度和寬度可控的分組交織器的設(shè)計(jì)方法。該交織器可根據(jù)數(shù)字通信中信道的實(shí)際特性，做到交織矩陣深度和寬度可控，能夠更好的滿足不同幀長度數(shù)據(jù)傳輸?shù)囊?，從而達(dá)到最佳的抗突發(fā)連續(xù)錯(cuò)誤的目的。

發(fā)表于：2012/8/30