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Altera被曝將易主銀湖資本

Altera被曝將易主銀湖資本

2 月 19 日消息，彭博社今天（2 月 19 日）發(fā)布博文，報(bào)道稱私募巨頭銀湖資本（Silver Lake Management）正與英特爾進(jìn)行深入談判，計(jì)劃收購其可編程芯片部門 Altera 的多數(shù)股權(quán)。

基于PSoC的數(shù)字電壓表設(shè)計(jì)

采用Cypress公司生產(chǎn)的PSoC3芯片實(shí)現(xiàn)了一個(gè)數(shù)字電壓表的設(shè)計(jì)。設(shè)計(jì)使用芯片集成的A/D轉(zhuǎn)換模塊完成模數(shù)轉(zhuǎn)換，并且通過程序調(diào)用讀取相應(yīng)的數(shù)字量及芯片強(qiáng)大的LCD顯示模塊，將轉(zhuǎn)換后的數(shù)字量和相應(yīng)的模擬量顯示出來。本設(shè)計(jì)具有硬件設(shè)計(jì)簡(jiǎn)單、軟件設(shè)計(jì)圖形化、可以充分利用PSoC提供的固件元件的優(yōu)點(diǎn)。

發(fā)表于：3/31/2014

紅色颶風(fēng)來襲，F(xiàn)PGA開發(fā)板Nano2免費(fèi)試用

紅色颶風(fēng)NANO二代嵌入式開發(fā)套件核心芯片采用Xilinx Spartan6系列XC6SLX16 作為核心處理器，板卡集成10/100M百兆網(wǎng)PHY、 DDR3存儲(chǔ)、USB2.0接口，包含PMOD擴(kuò)展，和RM3通用擴(kuò)展接口，方便用戶進(jìn)行Verilog設(shè)計(jì)和Microblaze軟核系統(tǒng)級(jí)開發(fā)。硬件設(shè)計(jì)精小，非常適合于多媒體、自動(dòng)化控制、通信領(lǐng)域以及高校教育領(lǐng)域。ChinaAET特聯(lián)合北京威視銳科技有限公司為該開發(fā)套件提供測(cè)評(píng)！由招募的5名測(cè)評(píng)志愿者進(jìn)行測(cè)評(píng)。

發(fā)表于：3/31/2014

Altera與Intel進(jìn)一步加強(qiáng)合作，開發(fā)多管芯器件

Altera與Intel一起工作開發(fā)多管芯器件，在一個(gè)封裝中高效的集成了單片14 nm Stratix 10 FPGA和SoC與其他先進(jìn)組件，包括DRAM、SRAM、ASIC、處理器和模擬組件。使用高性能異構(gòu)多管芯互聯(lián)技術(shù)來實(shí)現(xiàn)集成。Altera的異構(gòu)多管芯器件具有傳統(tǒng)2.5和3D方法的優(yōu)勢(shì)，而且成本更低。器件將解決性能、存儲(chǔ)器帶寬和散熱等影響通信、高性能計(jì)算、廣播和軍事領(lǐng)域高端應(yīng)用所面臨的難題。

發(fā)表于：3/27/2014

基于FPGA和單片機(jī)的守時(shí)系統(tǒng)設(shè)計(jì)

介紹守時(shí)系統(tǒng)的重要作用及其發(fā)展現(xiàn)狀，分析了守時(shí)系統(tǒng)發(fā)展過程中遇到的一些問題，設(shè)計(jì)了一個(gè)以GPS/北斗信號(hào)作為時(shí)標(biāo)的守時(shí)系統(tǒng)。采用雙恒溫槽的恒溫晶振MV180作為系統(tǒng)的輸入時(shí)鐘，使用單片機(jī)控制DAC7512對(duì)其頻率進(jìn)行調(diào)整。首先，系統(tǒng)對(duì)調(diào)整后的本地時(shí)鐘信號(hào)進(jìn)行分頻處理，再與GPS/北斗接收到的標(biāo)準(zhǔn)秒信號(hào)進(jìn)行比較，通過FPGA和單片機(jī)對(duì)分頻后的信號(hào)進(jìn)行相位的調(diào)整，最終輸出標(biāo)準(zhǔn)秒脈沖信號(hào)，從而快速獲得高精度的時(shí)間基準(zhǔn)，并能在GPS/北斗失鎖后對(duì)該信號(hào)進(jìn)行保持，實(shí)現(xiàn)時(shí)間同步。

發(fā)表于：3/26/2014

Altera加入IBM OpenPOWER聯(lián)盟，支持下一代數(shù)據(jù)中心的開發(fā)

Altera公司(Nasdaq: ALTR)今天宣布加入IBM OpenPOWER聯(lián)盟——基于IBM POWER微處理器體系結(jié)構(gòu)的開放開發(fā)聯(lián)盟。Altera將與IBM以及其他OpenPOWER聯(lián)盟成員合作，開發(fā)高性能計(jì)算解決方案，這些方案集成了用于下一代數(shù)據(jù)中心的IBM POWER CPU和Altera基于FPGA的加速技術(shù)。

發(fā)表于：3/26/2014

基于CY7C68013A的USB2.0高速接口設(shè)計(jì)

為了充分利用USB2.0的帶寬，解決數(shù)據(jù)傳輸時(shí)存在的速度瓶頸問題，提出了一種基于CY7C68013A的USB2.0高速接口設(shè)計(jì)方法。采用CY7C68013A的SLAVE FIFO工作模式，芯片內(nèi)部CPU不參與數(shù)據(jù)傳輸，F(xiàn)PGA設(shè)計(jì)的外部控制電路直接讀寫芯片內(nèi)部FIFO，有效避免了內(nèi)部CPU參與數(shù)據(jù)傳輸時(shí)帶來的時(shí)間開銷，從而提高了傳輸速度。

發(fā)表于：3/25/2014

基于FPGA的激光陀螺信號(hào)高速解調(diào)濾波設(shè)計(jì)

在FPGA中實(shí)現(xiàn)DSP和計(jì)算機(jī)常用的IEEE單精度32位浮點(diǎn)表示方式，通過模塊化設(shè)計(jì)，能夠進(jìn)行相關(guān)的浮點(diǎn)加法和乘法操作。利用內(nèi)部邏輯單元、乘法器、ROM、RAM等資源，經(jīng)過正確的邏輯控制和可靠的時(shí)序設(shè)計(jì)，設(shè)計(jì)了一個(gè)能對(duì)激光陀螺信號(hào)進(jìn)行高速、精確濾波的專用濾波器，并且更簡(jiǎn)便實(shí)現(xiàn)后續(xù)DSP或計(jì)算機(jī)對(duì)濾波數(shù)據(jù)的格式處理。

發(fā)表于：3/20/2014

雙基地雷達(dá)目標(biāo)速度計(jì)算的FPGA實(shí)現(xiàn)

為了解決雙基地雷達(dá)目標(biāo)速度計(jì)算復(fù)雜的問題，基于CORDIC算法并利用FPGA設(shè)計(jì)了雙基地雷達(dá)目標(biāo)速度計(jì)算模塊。仿真結(jié)果表明，所設(shè)計(jì)的雙基地雷達(dá)目標(biāo)速度計(jì)算模塊計(jì)算精度高，工作速度快，資源消耗少，能很好地應(yīng)用于雙基地雷達(dá)中。

發(fā)表于：3/19/2014

基于OpenCL的FPGA設(shè)計(jì)優(yōu)化方法研究

FPGA因其強(qiáng)大的運(yùn)算能力成為了眾多高性能應(yīng)用的最佳選擇，但其傳統(tǒng)的開發(fā)方法存在門檻高、周期長(zhǎng)等眾多不足。OpenCL作為跨平臺(tái)的開發(fā)語言，為FPGA提供了一種全新的開發(fā)方法。此方法開發(fā)周期短、抽象層次高、可移植性強(qiáng)，彌補(bǔ)了傳統(tǒng)開發(fā)方式的不足。介紹了OpenCL開發(fā)FPGA的相關(guān)優(yōu)化方法，以矩陣乘法和QR分解為例，深入分析了各種優(yōu)化方法的優(yōu)缺點(diǎn)及適用情況。

發(fā)表于：3/17/2014

FPGA與ARM的無人機(jī)陀螺儀數(shù)據(jù)接口設(shè)計(jì)

在無人機(jī)系統(tǒng)與地面站通信過程中，機(jī)載陀螺儀姿態(tài)數(shù)據(jù)的高速產(chǎn)生與外部相對(duì)低速的無線數(shù)據(jù)模塊傳輸?shù)拿苋找嫱怀?，?yán)重制約著無人機(jī)的發(fā)展。針對(duì)這一問題，采用FPGA FIFO作為高速數(shù)據(jù)緩沖，提出一種基于FPGA內(nèi)建FIFO的無人機(jī)陀螺儀前級(jí)通信接口。通過高速異步FIFO緩沖，將無人機(jī)陀螺儀姿態(tài)數(shù)據(jù)經(jīng)由FPGA準(zhǔn)確無誤地發(fā)送給地面站，顯著提高數(shù)據(jù)傳輸質(zhì)量，實(shí)現(xiàn)了高速芯片與低速設(shè)備之間的通信。整個(gè)設(shè)計(jì)在實(shí)際應(yīng)用中效果良好，數(shù)據(jù)穩(wěn)定可靠，滿足了低誤碼率與高穩(wěn)定性的要求，以及無人機(jī)與地面站高速通信的需求，有著廣闊的市場(chǎng)應(yīng)用前景。

發(fā)表于：3/14/2014