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AMD慶祝賽靈思成立40周年

AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開(kāi)發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無(wú)需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問(wèn)題，設(shè)備可以在那里重新編程。

Altera客戶樹(shù)立業(yè)界里程碑——采用Stratix 10 FPGA和SoC，內(nèi)核性能提高了兩倍

Altera公司(Nasdaq: ALTR)今天宣布，與前一代高性能可編程器件相比，Stratix® 10 FPGA和SoC客戶設(shè)計(jì)的內(nèi)核性能成功提高了兩倍。Altera與幾家早期試用客戶在多個(gè)市場(chǎng)領(lǐng)域密切合作，使用Stratix 10性能評(píng)估工具測(cè)試了他們的下一代設(shè)計(jì)。客戶所體會(huì)到的FPGA內(nèi)核性能突破源自Intel 14 nm三柵極工藝技術(shù)以及革命性的Stratix 10 HyperFlex?體系結(jié)構(gòu)。

發(fā)表于：5/7/2014

Synopsys全新已流片DesignWare USB 3.0和USB 2.0 femtoPHY IP將面積縮小高達(dá)50％

新思科技公司（Synopsys, Inc.，納斯達(dá)克股票市場(chǎng)代碼：SNPS）今日宣布：通過(guò)推出全新的DesignWare®USB femtoPHY系列IP，已將USB PHY的實(shí)現(xiàn)面積縮小多達(dá)50％；從而可在28nm和14/16nmFinFET工藝節(jié)點(diǎn)上，將USB PHY設(shè)計(jì)的片芯占用面積和成本降至最低。采用28nm和14nm FinFET硅工藝的DesignWare USB femtoPHY已展示出穩(wěn)固的性能，使設(shè)計(jì)師能夠在先進(jìn)工藝技術(shù)節(jié)點(diǎn)上實(shí)現(xiàn)該IP，同時(shí)降低系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)風(fēng)險(xiǎn)。

發(fā)表于：5/7/2014

可變帶寬的多級(jí)濾波器數(shù)字下變頻設(shè)計(jì)

介紹了一種基于多級(jí)濾波器結(jié)構(gòu)、帶寬可變的數(shù)字下變頻設(shè)計(jì)。通過(guò)對(duì)數(shù)字下變頻結(jié)構(gòu)原理的說(shuō)明和Matlab仿真驗(yàn)證，得到不同帶寬下的FIR濾波器系數(shù)組；進(jìn)一步通過(guò)Xilinx的FPGA芯片實(shí)現(xiàn)了整個(gè)數(shù)字下變頻結(jié)構(gòu)設(shè)計(jì)。

發(fā)表于：4/30/2014

賽靈思SDNet十年耕耘助SDN實(shí)現(xiàn)飛躍

前不久，賽靈思共邀中國(guó)SDN專委會(huì)執(zhí)行副主任、清華大學(xué)畢軍教授在京召開(kāi)新聞發(fā)布會(huì)，介紹其全新SDNet軟件定義規(guī)范環(huán)境，推出一種定義網(wǎng)絡(luò)硬件的新方法，實(shí)現(xiàn)“軟”定義網(wǎng)絡(luò)解決方案。

發(fā)表于：4/30/2014

基于FPGA+PWM的多路信號(hào)發(fā)生器設(shè)計(jì)

基于運(yùn)放的信號(hào)發(fā)生器精度低且穩(wěn)定性和可調(diào)節(jié)性差，而基于DDS的信號(hào)發(fā)生器則成本高、電路復(fù)雜。為此提出了基于FPGA+PWM的多路信號(hào)發(fā)生器設(shè)計(jì)方法。該方法硬件上無(wú)需DAC與多路模擬開(kāi)關(guān)，由FPGA產(chǎn)生調(diào)制輸出波形信號(hào)所需的PWM脈沖波，經(jīng)二階低通濾波和放大電路后即可得到所需波形信號(hào)。實(shí)驗(yàn)證明，該多路信號(hào)發(fā)生器幅值分辨率高，頻率精度高，且具有良好的直流性能，各通道可獨(dú)立產(chǎn)生三角波、鋸齒波、正弦波、方波且輸出穩(wěn)定。且其成本低，設(shè)計(jì)靈活，可擴(kuò)展性強(qiáng)，可應(yīng)用于各種場(chǎng)合。

發(fā)表于：4/29/2014

可編程Viterbi譯碼器設(shè)計(jì)與實(shí)現(xiàn)

卷積編碼作為一種優(yōu)秀的信道編碼方式，已被廣泛應(yīng)用在衛(wèi)星通信和無(wú)線通信系統(tǒng)中。在它所對(duì)應(yīng)的譯碼方式中，Viterbi譯碼性能較優(yōu)。Viterbi譯碼是一種最大似然譯碼算法，不僅譯碼速度快，而且其硬件實(shí)現(xiàn)簡(jiǎn)單。提出了一種專用指令集處理器架構(gòu)，能夠支持多種約束長(zhǎng)度的Viterbi譯碼，為通信系統(tǒng)在信道編解碼方面做出了有益的嘗試。設(shè)計(jì)了專用的處理器架構(gòu)，并對(duì)（2，1，7）格式的編碼進(jìn)行了ASIC實(shí)現(xiàn)，對(duì)兩種設(shè)計(jì)的性能進(jìn)行了對(duì)比，可編程Viterbi譯碼器的最大工作頻率為123 MHz。

發(fā)表于：4/29/2014

[Q&A]Xilinx采用全新軟件定義規(guī)范環(huán)境實(shí)現(xiàn)“軟”定義網(wǎng)絡(luò)常見(jiàn)問(wèn)題與答案

賽靈思宣布推出業(yè)界首款“軟”定義網(wǎng)絡(luò)(“Softly” Defined Network，SDNet)解決方案，將可編程能力和智能化功能從控制層擴(kuò)展至數(shù)據(jù)層。全新SDNet軟件定義規(guī)范環(huán)境可實(shí)現(xiàn)可編程數(shù)據(jù)層功能設(shè)計(jì)，而且功能規(guī)范可自動(dòng)編譯到賽靈思的All Programmable FPGA和SoC中。

發(fā)表于：4/29/2014

Xilinx推出首款“軟”定義網(wǎng)絡(luò)解決方案

All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司今天在拉斯維加斯舉行的Interop2014 網(wǎng)絡(luò)通訊展會(huì)上宣布推出業(yè)界首款“軟”定義網(wǎng)絡(luò)(“Softly” Defined Networks)解決方案，將可編程能力和智能化功能從控制層擴(kuò)展至數(shù)據(jù)層。全新SDNet軟件定義規(guī)范環(huán)境可實(shí)現(xiàn)可編程數(shù)據(jù)層功能設(shè)計(jì)，而且功能規(guī)范可自動(dòng)編譯到賽靈思的All Programmable FPGA和SoC中。

發(fā)表于：4/29/2014

全集成射頻發(fā)射芯片測(cè)試及LED遙控的實(shí)現(xiàn)

介紹了一種自主研發(fā)的全集成315 MHz/433 MHz射頻發(fā)射芯片的結(jié)構(gòu)、工作原理及芯片測(cè)試方案，用測(cè)試板上的跳線進(jìn)行地址編碼，芯片編碼電路的振蕩及控制信號(hào)由FPGA產(chǎn)生，采用超再生接收電路構(gòu)成LED開(kāi)關(guān)遙控控制系統(tǒng)。測(cè)試結(jié)果表明，輸出功率為9.30 dBm，頻率偏差小于0.2%，達(dá)到設(shè)計(jì)要求，可為企業(yè)提供一種低成本LED控制系統(tǒng)方案，具有較高的應(yīng)用價(jià)值。

發(fā)表于：4/29/2014

Xilinx 聯(lián)手中國(guó)學(xué)術(shù)界加速中國(guó)未來(lái)網(wǎng)絡(luò)發(fā)展

全新SDNet軟件定義規(guī)范環(huán)境和All Programmable FPGA/SoC將可編程能力和智能化功能從控制層擴(kuò)展至數(shù)據(jù)層，支持SDN及任何軟件定義網(wǎng)絡(luò)架構(gòu)。清華大學(xué)大學(xué)畢軍教授表示，SDNet是對(duì)計(jì)算機(jī)學(xué)科人士進(jìn)行SDN和未來(lái)網(wǎng)絡(luò)研究、開(kāi)發(fā)、試驗(yàn)的一次“解放”,是革命型的SDN技術(shù)。

發(fā)表于：4/28/2014