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開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

開啟工業(yè)4.0：集成EtherCAT和萊迪思FPGA實現(xiàn)高級自動化

　　隨著工業(yè)領(lǐng)域向?qū)崿F(xiàn)工業(yè)4.0的目標不斷邁進，市場對具備彈性連接、低功耗、高性能和強大安全性的系統(tǒng)需求與日俱增。　　然而，實施數(shù)字化轉(zhuǎn)型并非總是一帆風順。企業(yè)必須在現(xiàn)有環(huán)境中集成這些先進系統(tǒng)，同時應(yīng)對軟件孤島、互聯(lián)網(wǎng)時代前的老舊設(shè)備以及根深蒂固的工作流程等挑戰(zhàn)。它們需要能夠在這些限制條件下有針對性地應(yīng)用高性能軟硬件的解決方案。

Xilinx首批Virtex UltraScale FPGA發(fā)貨將業(yè)界唯一20nm高端產(chǎn)品系列單芯片應(yīng)用擴至500G

All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布首批Virtex® UltraScale? VU095 All Programmable FPGA已經(jīng)開始向客戶發(fā)貨，并將業(yè)界唯一20nm高端產(chǎn)品系列擴展至單芯片400G和500G應(yīng)用。

發(fā)表于：5/14/2014

基于FPGA的數(shù)字秒表設(shè)計與實現(xiàn)

在Quartus II軟件平臺的基礎(chǔ)上，基于VHDL語言及圖形輸入，采用FPGA設(shè)計了一款數(shù)字秒表，同時，給出了數(shù)字秒表系統(tǒng)設(shè)計方案及各個功能模塊的設(shè)計原理。通過對系統(tǒng)進行編譯、仿真，并下載到Cyclone系列EP2C5Q208C8器件中進行測試，結(jié)果表明，本設(shè)計能實現(xiàn)計時顯示、啟停、復(fù)位及計時溢出報警功能。

發(fā)表于：5/9/2014

Altera客戶樹立業(yè)界里程碑——采用Stratix 10 FPGA和SoC，內(nèi)核性能提高了兩倍

Altera公司(Nasdaq: ALTR)今天宣布，與前一代高性能可編程器件相比，Stratix® 10 FPGA和SoC客戶設(shè)計的內(nèi)核性能成功提高了兩倍。Altera與幾家早期試用客戶在多個市場領(lǐng)域密切合作，使用Stratix 10性能評估工具測試了他們的下一代設(shè)計?？蛻羲w會到的FPGA內(nèi)核性能突破源自Intel 14 nm三柵極工藝技術(shù)以及革命性的Stratix 10 HyperFlex?體系結(jié)構(gòu)。

發(fā)表于：5/7/2014

Synopsys全新已流片DesignWare USB 3.0和USB 2.0 femtoPHY IP將面積縮小高達50％

新思科技公司（Synopsys, Inc.，納斯達克股票市場代碼：SNPS）今日宣布：通過推出全新的DesignWare®USB femtoPHY系列IP，已將USB PHY的實現(xiàn)面積縮小多達50％；從而可在28nm和14/16nmFinFET工藝節(jié)點上，將USB PHY設(shè)計的片芯占用面積和成本降至最低。采用28nm和14nm FinFET硅工藝的DesignWare USB femtoPHY已展示出穩(wěn)固的性能，使設(shè)計師能夠在先進工藝技術(shù)節(jié)點上實現(xiàn)該IP，同時降低系統(tǒng)級芯片（SoC）設(shè)計風險。

發(fā)表于：5/7/2014

可變帶寬的多級濾波器數(shù)字下變頻設(shè)計

介紹了一種基于多級濾波器結(jié)構(gòu)、帶寬可變的數(shù)字下變頻設(shè)計。通過對數(shù)字下變頻結(jié)構(gòu)原理的說明和Matlab仿真驗證，得到不同帶寬下的FIR濾波器系數(shù)組；進一步通過Xilinx的FPGA芯片實現(xiàn)了整個數(shù)字下變頻結(jié)構(gòu)設(shè)計。

發(fā)表于：4/30/2014

賽靈思SDNet十年耕耘助SDN實現(xiàn)飛躍

前不久，賽靈思共邀中國SDN專委會執(zhí)行副主任、清華大學畢軍教授在京召開新聞發(fā)布會，介紹其全新SDNet軟件定義規(guī)范環(huán)境，推出一種定義網(wǎng)絡(luò)硬件的新方法，實現(xiàn)“軟”定義網(wǎng)絡(luò)解決方案。

發(fā)表于：4/30/2014

基于FPGA+PWM的多路信號發(fā)生器設(shè)計

基于運放的信號發(fā)生器精度低且穩(wěn)定性和可調(diào)節(jié)性差，而基于DDS的信號發(fā)生器則成本高、電路復(fù)雜。為此提出了基于FPGA+PWM的多路信號發(fā)生器設(shè)計方法。該方法硬件上無需DAC與多路模擬開關(guān)，由FPGA產(chǎn)生調(diào)制輸出波形信號所需的PWM脈沖波，經(jīng)二階低通濾波和放大電路后即可得到所需波形信號。實驗證明，該多路信號發(fā)生器幅值分辨率高，頻率精度高，且具有良好的直流性能，各通道可獨立產(chǎn)生三角波、鋸齒波、正弦波、方波且輸出穩(wěn)定。且其成本低，設(shè)計靈活，可擴展性強，可應(yīng)用于各種場合。

發(fā)表于：4/29/2014

可編程Viterbi譯碼器設(shè)計與實現(xiàn)

卷積編碼作為一種優(yōu)秀的信道編碼方式，已被廣泛應(yīng)用在衛(wèi)星通信和無線通信系統(tǒng)中。在它所對應(yīng)的譯碼方式中，Viterbi譯碼性能較優(yōu)。Viterbi譯碼是一種最大似然譯碼算法，不僅譯碼速度快，而且其硬件實現(xiàn)簡單。提出了一種專用指令集處理器架構(gòu)，能夠支持多種約束長度的Viterbi譯碼，為通信系統(tǒng)在信道編解碼方面做出了有益的嘗試。設(shè)計了專用的處理器架構(gòu)，并對（2，1，7）格式的編碼進行了ASIC實現(xiàn)，對兩種設(shè)計的性能進行了對比，可編程Viterbi譯碼器的最大工作頻率為123 MHz。

發(fā)表于：4/29/2014

[Q&A]Xilinx采用全新軟件定義規(guī)范環(huán)境實現(xiàn)“軟”定義網(wǎng)絡(luò)常見問題與答案

賽靈思宣布推出業(yè)界首款“軟”定義網(wǎng)絡(luò)(“Softly” Defined Network，SDNet)解決方案，將可編程能力和智能化功能從控制層擴展至數(shù)據(jù)層。全新SDNet軟件定義規(guī)范環(huán)境可實現(xiàn)可編程數(shù)據(jù)層功能設(shè)計，而且功能規(guī)范可自動編譯到賽靈思的All Programmable FPGA和SoC中。

發(fā)表于：4/29/2014

Xilinx推出首款“軟”定義網(wǎng)絡(luò)解決方案

All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司今天在拉斯維加斯舉行的Interop2014 網(wǎng)絡(luò)通訊展會上宣布推出業(yè)界首款“軟”定義網(wǎng)絡(luò)(“Softly” Defined Networks)解決方案，將可編程能力和智能化功能從控制層擴展至數(shù)據(jù)層。全新SDNet軟件定義規(guī)范環(huán)境可實現(xiàn)可編程數(shù)據(jù)層功能設(shè)計，而且功能規(guī)范可自動編譯到賽靈思的All Programmable FPGA和SoC中。

發(fā)表于：4/29/2014