EDA與制造相關(guān)文章 高速PCB設(shè)計中的串擾分析與控制 本文將介紹在信號完整性分析中抑制和改善信號串擾的方法，以及電氣規(guī)則驅(qū)動的高速PCB布線技術(shù)實現(xiàn)信號串擾控制的設(shè)計策略。 發(fā)表于：1/18/2011 FPGA設(shè)計中應(yīng)用仿真技術(shù)解決故障的方法 文中描述的方法可針對各種的故障的解決。在故障出現(xiàn)時，只需定位出錯的模塊，這些模塊內(nèi)嵌一些子模塊也無妨；抓信號時將故障模塊的輸入輸出信號抓出即可；利用輸入信號重建故障環(huán)境，若仿真輸出信號和所抓輸出信號相同，說明故障環(huán)境建立正確；用這個仿真平臺就可以具體定位是哪個子模塊、哪個信號出錯，而不需要在SignalTap中把這些信號抓出來；并且在修改代碼后可以驗證是否修改成功，節(jié)省時間，很明確的證明故障真的被解決了，事半功倍。 發(fā)表于：1/18/2011 硅谷新創(chuàng)公司PARADE TECHNOLOGIES采用SpringSoft VERDI偵錯系統(tǒng)執(zhí)行數(shù)字視頻接口芯片驗證 專業(yè)IC設(shè)計軟件全球供貨商SpringSoft今天宣布，頂尖視訊顯示器與模擬高速接口IC供貨商Parade Technologies Ltd.已經(jīng)選用Verdi?自動化偵錯系統(tǒng)作為標準偵錯平臺。屢屢獲獎的Verdi軟件已經(jīng)部署在Parade位于中國上海的設(shè)計中心，大幅縮減偵錯時間并加速數(shù)字顯示接口芯片的功能驗證，這個芯片支持最新的高清晰度多媒體接口(High Definition Multimedia Interface，HDMI?)與DisplayPort?標準。 發(fā)表于：1/17/2011 基于FPGA的小數(shù)分頻實現(xiàn)方法 提出了一種基于FPGA的小數(shù)分頻實現(xiàn)方法。介紹了現(xiàn)有分頻方法的局限性,提出一種新的基于兩級計數(shù)器的分頻實現(xiàn)方法,給出該方法的設(shè)計原理以及實現(xiàn)框圖,利用軟件對電路進行仿真,由仿真結(jié)果可以看出該方法可有效實現(xiàn)輸入信號頻率的小數(shù)調(diào)整,最后分析了方法的優(yōu)缺點及其應(yīng)用領(lǐng)域。實驗結(jié)果表明,設(shè)計方法能夠高精度地完成對信號頻率的微調(diào),并且頻率轉(zhuǎn)換時間被縮短到2.56μs。 發(fā)表于：1/17/2011 基于CPLD的CCD驅(qū)動電路自動增益調(diào)整 基于CPLD的CCD驅(qū)動電路自動增益調(diào)整,ccd（chargecoupledevice）是一種電荷藕合式光電轉(zhuǎn)換器件。在物體位移測量系統(tǒng)中,常常以ccd作為位移傳感器。當一束曝光器發(fā)出的激光照射到被測物體上并發(fā)生漫反射時,反射光將經(jīng)透鏡聚焦后成像在ccd上,以使ccd光敏單 發(fā)表于：1/17/2011 利用FPGA來實現(xiàn)RC6算法的設(shè)計與研究 利用FPGA來實現(xiàn)RC6算法的設(shè)計與研究,引言RC6是作為AES(AdvancedEncryptionStandard)的候選算法提交給NIST(美國國家標準局)的一種新的分組密碼。它是在RC5的基礎(chǔ)上設(shè)計的，以更好地符合AES的要求，且提高了安全性，增強了性能。根據(jù)AES的要求，一 發(fā)表于：1/17/2011 高速DSP系統(tǒng)PCB板的可靠性設(shè)計分析 文章標題：高速DSP系統(tǒng)PCB板的可靠性設(shè)計分析。中國IT實驗室嵌入式開發(fā)頻道提供最全面的嵌入式開發(fā)培訓(xùn)及行業(yè)的信息、技術(shù)以及相關(guān)資料的下載. 發(fā)表于：1/17/2011 TURBO51嵌入式微處理器功能驗證 TURBO51的工程背景是TURBO51嵌入式微處理器結(jié)構(gòu)設(shè)計上采取經(jīng)時間考驗過的32位機主流系統(tǒng)結(jié)構(gòu)，在嚴格保證對8051指令集兼容的前提下，通過重新定義其處理器核的系統(tǒng)結(jié)構(gòu)來挖掘處理器結(jié)構(gòu)上的并行性實現(xiàn) 發(fā)表于：1/17/2011 用LatticeXP FPGA 橋接吉比特媒體獨立接口 LatticeXP將低成本的FPGA結(jié)構(gòu)和非易失、可無限重構(gòu)的ispXP（eXpanded Programmability：拓展了的可編程性）技術(shù)結(jié)合起來，能實現(xiàn)瞬時上電和單芯片應(yīng)用，還具備出色的安全性。LatticeXP提供了一種用于替代基于SRAM的FPGA和與之相關(guān)的引導(dǎo)存儲器的低成本選擇方案。由于新的LatticeXP器件采用了130納米閃存硅處理工藝、優(yōu)化的器件結(jié)構(gòu)和專有的電路設(shè)計，其芯片尺寸比萊迪思過去的非易失FPGA降低了80%以上。 發(fā)表于：1/16/2011 USB OTG的IP Core設(shè)計與FPGA驗證 由于USB總線是主從式結(jié)構(gòu)，且設(shè)備的主從特性在設(shè)備設(shè)計時就已經(jīng)固定，這樣就很不利于設(shè)備間點對點的數(shù)據(jù)傳輸。這種以計算機為核心的數(shù)據(jù)傳輸結(jié)構(gòu)，非常不利于USB總線在嵌入式行業(yè)的應(yīng)用，因為這些設(shè)備一般都要求具有與計算機通信的USB設(shè)備功能，同時也要求具有連接其他USB設(shè)備的主機功能。為了解決這一問題，USB OTG規(guī)范作為USB2．O規(guī)范的補充出臺了。本文介紹一款USB OTG IP核的設(shè)計與實現(xiàn)，該設(shè)備控制器可作為IP核用于SoC系統(tǒng)中，完成與主機控制器的通信，并能與普通的USB從設(shè)備進行通信。 發(fā)表于：1/16/2011 基于FPGA的∑-Δ D/A轉(zhuǎn)換器的設(shè)計與實現(xiàn) 數(shù)模轉(zhuǎn)換器可以將一個二進制數(shù)字量轉(zhuǎn)換成與該數(shù)字量成正比的電壓值，可應(yīng)用于可編程電壓源、波形發(fā)生器等。本文采用數(shù)字化技術(shù)，用FPGA實現(xiàn)了一個簡單的一階8位∑-Δ 型DAC，只占用幾個CLB。FPGA的速度和柔性的輸出結(jié)構(gòu)非常適合該DAC的實現(xiàn)。 發(fā)表于：1/16/2011 基于FPGA的光電抗干擾電路設(shè)計方案 光電靶的基本原理是：當光幕內(nèi)的光通量發(fā)生足夠大的變化時，光電傳感器會響應(yīng)這種變化而產(chǎn)生電信號。這就是說，一些非彈丸物體在穿過光幕時也會使得光幕內(nèi)光通量發(fā)生變化以至光電傳感器產(chǎn)生電信號。從原理上，這種現(xiàn)象并非異常，而對測試來講則屬于干擾。在具體靶場測試中，當干擾嚴重時會導(dǎo)致測試根本無法進行。因此，如何排除干擾，保證系統(tǒng)的正常運行，是一個必須解決的問題。 發(fā)表于：1/16/2011 基于并行流水線結(jié)構(gòu)的可重配FIR濾波器的FPGA實現(xiàn) 在用FPGA或?qū)Ｓ眉呻娐穼崿F(xiàn)數(shù)字信號處理算法時，計算速度和芯片面積是兩個相互制約的主要問題。實際應(yīng)用FIR濾波器時，要獲得良好的濾波效果，濾波器的階數(shù)可能會顯著增加，有時可能會多達幾百階。因此，有必要在性能和實現(xiàn)復(fù)雜性之間做出選擇，也就是選擇不同的濾波器實現(xiàn)結(jié)構(gòu)。這里運用并行流水線結(jié)構(gòu)來實現(xiàn)速度和硬件面積之間的互換和折衷。 發(fā)表于：1/16/2011 基于FPGA的SoftSerdes設(shè)計與實現(xiàn) 串行I／O技術(shù)所需的時鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)和CDR技術(shù)所需的模擬鎖相環(huán)(PLL)通常會降低電路性能。為此，文中給出了一種基于FPGA的新型全數(shù)字串／并轉(zhuǎn)換設(shè)計方案。 發(fā)表于：1/16/2011 FPGA實現(xiàn)FIR抽取濾波器的設(shè)計 采用基于分布式算法思想的方法來設(shè)計FIR濾波器，利用FDAt001設(shè)計系統(tǒng)參數(shù)，計算濾波器系數(shù)，同時為了要滿足系統(tǒng)要求考慮系數(shù)的位數(shù)。根據(jù)FIR數(shù)字濾波器結(jié)構(gòu)，對FIR數(shù)字濾波器的FPGA實現(xiàn)方法進行分析。 發(fā)表于：1/15/2011 ?…409410411412413414415416417418…?
