EDA與制造相關(guān)文章 基于MATLAB在IIR濾波器的設(shè)計(jì)與仿真 傳統(tǒng)的數(shù)字濾波器的設(shè)計(jì)使用繁瑣的公式計(jì)算，改變參數(shù)后需要重新計(jì)算，從而在設(shè)計(jì)濾波器尤其是高階濾波器時(shí)工作量很大。利用MATLAB信號(hào)處理箱可以快速有效地實(shí)現(xiàn)數(shù)字濾波器的設(shè)計(jì)與仿真。 發(fā)表于：1/9/2011 基于MATLAB與QUARTUS II的FIR濾波器設(shè)計(jì)與驗(yàn)證 在嵌入式導(dǎo)航計(jì)算機(jī)工程項(xiàng)目中，石英撓性加速度計(jì)的輸出信號(hào)需進(jìn)行數(shù)字濾波才能為導(dǎo)航計(jì)算機(jī)提供原始數(shù)據(jù)，為此需要設(shè)計(jì)一款FIR數(shù)字濾波器。這里使用 MATLAB軟件和Altera公司的FPGA開發(fā)軟件QuartusⅡ進(jìn)行FIR濾波器的設(shè)計(jì)仿真，該設(shè)計(jì)方案能夠直觀檢驗(yàn)濾波器的設(shè)計(jì)效果，提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期。 發(fā)表于：1/9/2011 基于Simulink的數(shù)控振蕩器性能仿真研究 本文在Simulink軟件平臺(tái)仿真LUTs技術(shù)實(shí)現(xiàn)NCOs時(shí)，累加器步長(zhǎng)、累加器控制字等參數(shù)對(duì)NCOs性能的影響。重點(diǎn)討論NCOs的頻譜純度問題，即如何抑制雜波分量，影響頻譜純度的因素以及如何提高無雜散動(dòng)態(tài)范圍(SpuriousFree Dynamic Range，SFDR)。 發(fā)表于：1/9/2011 基于Matlab GUI的模擬帶通濾波器的設(shè)計(jì) 本文在Matlab GUI基礎(chǔ)上設(shè)計(jì)了針對(duì)Chebyshev型模擬帶通濾波器的設(shè)計(jì)分析軟件。用戶在使用時(shí)只需輸入要設(shè)計(jì)的濾波器設(shè)計(jì)指標(biāo)值，選擇要設(shè)計(jì)的濾波器類型，即可在分析濾波器特性時(shí)只需選擇相應(yīng)菜單就能得出對(duì)應(yīng)的特性。 發(fā)表于：1/9/2011 基于MATLAB的車牌識(shí)別系統(tǒng)的研究 從MATLAB編程運(yùn)行結(jié)果看，這里采用的圖像識(shí)別算法對(duì)車牌的定位非常有效，該算法可有效檢測(cè)車牌圖像的上下左右邊框、旋轉(zhuǎn)角度，準(zhǔn)確分割及識(shí)別車牌字符。 發(fā)表于：1/9/2011 電磁干擾濾波器的構(gòu)造原理與應(yīng)用 隨著電子設(shè)備、計(jì)算機(jī)和家用電器的大量涌現(xiàn)與廣泛普及，電網(wǎng)干擾正日益嚴(yán)重并形成一種公害，因?yàn)檫@個(gè)干擾可導(dǎo)致電子設(shè)備無法正常工作。特別是瞬態(tài)電磁干擾，其電壓幅度高、上升速率快、持續(xù)時(shí)間短、隨機(jī)性強(qiáng)、容易對(duì) 發(fā)表于：1/7/2011 一些軟件的抗干擾技術(shù) 1、軟件看門狗的設(shè)計(jì)方案單片機(jī)或微機(jī)系統(tǒng)受到強(qiáng)干擾后可造成程序失控，使CPU進(jìn)入死循環(huán)，或者使程序跑飛。利用“看門狗”技術(shù)能不斷地監(jiān)視程序運(yùn)行的時(shí)間，一旦超過限定時(shí)間，就確認(rèn)系統(tǒng)已經(jīng)“死機(jī)& 發(fā)表于：1/7/2011 面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型研究 本文提出了面向?qū)ΨQ多核體系結(jié)構(gòu)的FPGA仿真模型，以及基于該模型的多核／眾核、SIMD體系結(jié)構(gòu)的執(zhí)行模式。相對(duì)于軟硬件聯(lián)合仿真方法，該仿真模型減少了軟硬件協(xié)同邏輯并避免了設(shè)計(jì)復(fù)雜的軟件劃分算法。實(shí)驗(yàn)結(jié)果表明，面向?qū)ΨQ多核體系結(jié)構(gòu)的FPGA仿真模型能有效地減少仿真系統(tǒng)FPGA資源的需求，增大FPGA的仿真規(guī)模，并且其帶來的仿真時(shí)間增量是可接受的。但該仿真模型主要是面向?qū)ΨQ體系結(jié)構(gòu)，而不適用于異構(gòu)多核系統(tǒng)等非對(duì)稱結(jié)構(gòu)。 發(fā)表于：1/7/2011 從高頻率到低頻率IBIS無處不在 IBIS使得SPICE仿真選項(xiàng)顯得不那么重要，因?yàn)榉抡鏁r(shí)間大大縮短，并且擁有同樣的準(zhǔn)確度。我所說的IBIS仿真時(shí)間更短，是相對(duì)于一個(gè)大型PCB系統(tǒng)需要數(shù)天或數(shù)周時(shí)間來完成一次晶體管級(jí)SPICE仿真而言的，其執(zhí)行一次IBIS仿真只需數(shù)分鐘或幾小時(shí)的時(shí)間。通過一次IBIS仿真，您可以生成許多傳輸線響應(yīng)和眼圖。 發(fā)表于：1/7/2011 基于16位8通道DAS AD7606的可擴(kuò)展多通道同步采樣數(shù)據(jù)采集系統(tǒng)(DAS)的布局考慮 此電路筆記詳細(xì)介紹針對(duì)采用多個(gè)AD7606器件應(yīng)用而推薦的印刷電路板(PCB)布局。該布局在通道間匹配和器件間匹配方面進(jìn)行了優(yōu)化，有助于簡(jiǎn)化高通道數(shù)系統(tǒng)的校準(zhǔn)程序。 發(fā)表于：1/7/2011 用振蕩器采樣隨機(jī)數(shù)發(fā)生器保證網(wǎng)絡(luò)SoC設(shè)計(jì)加密算法的安全性 在保障互聯(lián)網(wǎng)安全的各種加密算法中，隨機(jī)數(shù)產(chǎn)生至關(guān)重要。產(chǎn)生隨機(jī)數(shù)的方法有多種，其中振蕩器采樣法最適于構(gòu)建SoC設(shè)計(jì)所需的隨機(jī)數(shù)發(fā)生器。本文介紹振蕩器采樣法的工作原理，并概述在具體使用這種振蕩器時(shí)應(yīng)注意的事項(xiàng)。 發(fā)表于：1/7/2011 相位噪聲和抖動(dòng)的概念及其估算方法 時(shí)鐘頻率的不斷提高使相位噪聲和抖動(dòng)在系統(tǒng)時(shí)序上占據(jù)日益重要的位置。本文介其概念及其對(duì)系統(tǒng)性能的影響，并在電路板級(jí)、芯片級(jí)和單元模塊級(jí)分別提供了減小相位噪聲和抖動(dòng)的有效方法。隨著通信系統(tǒng)中的時(shí)鐘速度邁入 發(fā)表于：1/7/2011 電磁兼容性的設(shè)計(jì)與測(cè)量 1、主要技術(shù)參數(shù)電磁兼容性的設(shè)計(jì)是一項(xiàng)復(fù)雜的系統(tǒng)工程。首先要學(xué)習(xí)并掌握有關(guān)標(biāo)準(zhǔn)及規(guī)范，然后參照實(shí)際電磁環(huán)境來提出具體的要求，進(jìn)而制定技術(shù)和工藝的實(shí)施方案。在設(shè)計(jì)電子儀器、設(shè)備時(shí)。應(yīng)重點(diǎn)考慮電路設(shè)計(jì)、隔離 發(fā)表于：1/7/2011 DSP的電磁兼容性問題探討 1引言自從20世紀(jì)80年代初期第一片數(shù)字信號(hào)處理器芯片（DSP）問世以來，DSP就以數(shù)字器件特有的穩(wěn)定性、可重復(fù)性、可大規(guī)模集成、特別是可編程性和易于實(shí)現(xiàn)自適應(yīng)處理等特點(diǎn)，給數(shù)字信號(hào)處理的發(fā)展帶來了巨大 發(fā)表于：1/7/2011 一種全新的深亞微米IC設(shè)計(jì)方法 眾所周知，傳統(tǒng)的IC設(shè)計(jì)流程通常以文本形式的說明開始，說明定義了芯片的功能和目標(biāo)性能。大部分芯片被劃分成便于操作的模塊以使它們可以分配給多個(gè)設(shè)計(jì)者，并且被EDA工具以塊的形式進(jìn)行分析。邏輯設(shè)計(jì)者用Verilog或VHDL語言寫每一塊的RTL描述，并且仿真它們，直到這個(gè)RTL描述是正確的。 發(fā)表于：1/6/2011 ?…404405406407408409410411412413…?
